Virtex-5 и согласование интерфейса Опции

[_Anatoliy]

В Virtex-5 по параллельному интерфейсу приходит 12 линий данных LVDS от шустрого АЦП с частотой 550Msps. HyperLynx рекомендует поставить дифференциальные согласующие резисторы 120 ом на каждый вход LVDS. В user guide на Virtex-5 говорится что в нём есть Digitally Controlled Impedance (DCI).Можно ли его использовать для интерфейса LVDS или нужно вешать внешние резисторы?

[disel]

К сожалению не подскажу. Кроссталки никогда не анализировал.

[_Anatoliy]

К сожалению не подскажу. Кроссталки никогда не анализировал.

Грустно.Я попробовал растащить пары для уменьшения кроссталка до 150мв, получается нужно не менее 15мм.Чушь какая-то...
Смотрю вот на плату от Texas с такими АЦП - у них по 0,5мм зазоры между парами,и не боятся никаких кроссталков.
Плюнуть на это дело,что ли и не париться?

[VladimirB]

Грустно.Я попробовал растащить пары для уменьшения кроссталка до 150мв, получается нужно не менее 15мм.Чушь какая-то...
Смотрю вот на плату от Texas с такими АЦП - у них по 0,5мм зазоры между парами,и не боятся никаких кроссталков.
Плюнуть на это дело,что ли и не париться?

Вот именно что чушь у вас в HL. Всё нормально работает со встроенными в ПЛИС 100ом резисторами. Главное волновое сопротивление дифф.пар правильно расчитать и разрывов в плейнах под ними не делать. Зазоры от соседних дифф.пар делать надо, но не сильно большими (я обычно стараюсь делать не меньше 2*ширину дифф.пары.).

Например, у нас без всяких внешних резисторов нормально работает 3ГГц АЦП от National Semiconductor ADC083000, подключенное к Virtex6 на отладочной плате ML605 через разъём. Длина дифф.пар при этом порядка 15-17 сантиметров + прохождение через разъём.

А 550МГц Техас, в ДДР режиме, на небольшом расстоянии - это семечки

[_Anatoliy]

Вот именно что чушь у вас в HL.

Спасибо!
Я привык доверять инструментам с которыми работаю.Если это кусачки - то я уверен что при необходимости смогу ими откусить то что нужно,если это матлаб - то я уверен что на 2*2 он всегда ответит 4.Получается что к HL нужно относиться как к игрушке и не более того. А волновые сопротивления пар он правильно считает?Хоть здесь ему доверять можно?

p.s. А данные чем принимали?Serdes?

[DmitryR]

Хоть здесь ему доверять можно?

Ему доверять можно везде (Spice конечно точнее, но HyperLynx тоже в разы не ошибается). Если вы получили непредсказуемый результат - ищите ошибку в настройках.

Тут есть нюанс - терминатор действительно обязан находится в конце линии, если к ней подключены дополнительные приемники где-нибудь в середине, в противном случае эти приемники увидят интерференцию между прямым и отраженным от нетерминированного конца линии сигналами. Однако если приемник только один на конце линии, интерференции там не будет, и можно установить терминатор в начале линии.

Вы развиваете старое заблуждение с помощью нового: в линии LVDS никаких дополнительных приемников где-нибудь в середине быть не может - это интерфейс точка-точка (за исключением вариации BLVDS, которая на практике не употребляется). Возьмите наконец HyperLynx, соберите в Cell простейшую схему с LVDS и посмотрите своими глазами (если мне не верите) что будет если терминатор в начало линии поставить - он будет шунтировать линию фактически.

[Timmy]

Ему доверять можно везде (Spice конечно точнее, но HyperLynx тоже в разы не ошибается). Если вы получили непредсказуемый результат - ищите ошибку в настройках.


Вы развиваете старое заблуждение с помощью нового: в линии LVDS никаких дополнительных приемников где-нибудь в середине быть не может - это интерфейс точка-точка (за исключением вариации BLVDS, которая на практике не употребляется). Возьмите наконец HyperLynx, соберите в Cell простейшую схему с LVDS и посмотрите своими глазами (если мне не верите) что будет если терминатор в начало линии поставить - он будет шунтировать линию фактически.

Вот простейший пример для ltspice4:  demo_tline.zip ( 446 байт ) Кол-во скачиваний: 121


Сигналы в точках o0 и o1 идентичны, как и следовало ожидать.

[cioma]

Вот простейший пример для ltspice4:  demo_tline.zip ( 446 байт ) Кол-во скачиваний: 121


Сигналы в точках o0 и o1 идентичны, как и следовало ожидать.

А нагрузка где?

[Timmy]

А нагрузка где?

Там специально без нагрузки, чтобы показать принципиальную возможность включения терминатора в начало линии. С нагрузкой еще интереснее:
зеленая - терминатор со стороны FPGA, синяя - со стороны АЦП. То есть терминатор со стороны слабо нагруженного конца работает значительно лучше, почти идеально, неровность в основном из-за не совсем точной линии(технологическая погрешность 20% ).
2p-15n-7p - это ибисовский эквивалент нагрузки для FPGA ECP2M в большом корпусе(насчет Виртексов не знаю, думаю, там не сильно лучше).

[VladimirB]

Там специально без нагрузки, чтобы показать принципиальную возможность включения терминатора в начало линии. С нагрузкой еще интереснее:
зеленая - терминатор со стороны FPGA, синяя - со стороны АЦП. То есть терминатор со стороны слабо нагруженного конца работает значительно лучше, почти идеально, неровность в основном из-за не совсем точной линии(технологическая погрешность 20% ).
2p-15n-7p - это ибисовский эквивалент нагрузки для FPGA ECP2M в большом корпусе(насчет Виртексов не знаю, думаю, там не сильно лучше).

А чего это у вас там 70 Вольт по оси Y ? Сгореть чего-нить может

Вообще LVDS рассчитан на 100-омную нагрузку (50Ом на одну линию),
а вы ему 25Ом на одну линию подсовываете, которые получаются параллельным включением 50-омного резистора вблизи передатчика и 50-омным входным сопротивлением линии - на практике такое может и не заработать - размах напряжения будет недостаточен для приёмника.

А вообще подход у вас в корне неправильный - вы делаете неидеальный приёмник с большой индуктивностью в 15нГн и емкостями в 5 и 7 пФ. В результате у вас сигнал от него отражается и приходит к почти идеальному передатчику (2пФ ёмкость), где типа всё согласовано и отражений нет - поэтому получается всё хорошо. Вот если передатчику тоже добавить неидеальности (такую же индуктивность и ёмкость пририсовать как и приёмнику - корпус у передатчика есть) то будет тоже всё хреново.
Плюс ещё не известно как неидеальный источник тока будет реагировать на отражения которые к нему приходят.

[Timmy]

А чего это у вас там 70 Вольт по оси Y ? Сгореть чего-нить может

Это линейная модель для анализа формы сигнала и абсолютное значение амплитуды не имеет значения.

Вообще LVDS рассчитан на 100-омную нагрузку (50Ом на одну линию),
а вы ему 25Ом на одну линию подсовываете, которые получаются параллельным включением 50-омного резистора вблизи передатчика и 50-омным входным сопротивлением линии - на практике такое может и не заработать - размах напряжения будет недостаточен для приёмника.

Данное замечание справедливо, если импеданс LVDS передатчика существенно ниже, скажем, 1кОм, это явно не наш случай.

А вообще подход у вас в корне неправильный - вы делаете неидеальный приёмник с большой индуктивностью в 15нГн и емкостями в 5 и 7 пФ. В результате у вас сигнал от него отражается и приходит к почти идеальному передатчику (2пФ ёмкость), где типа всё согласовано и отражений нет - поэтому получается всё хорошо. Вот если передатчику тоже добавить неидеальности (такую же индуктивность и ёмкость пририсовать как и приёмнику - корпус у передатчика есть) то будет тоже всё хреново.
Плюс ещё не известно как неидеальный источник тока будет реагировать на отражения которые к нему приходят.

Свою плату я проверял BoardSim-ом, там сигнал не сильно отличался, упрощения в приведенной модели несущественны. Или кто-нибудь хочет, чтобы я приаттачил всю борду в 70 тысяч сегментов и IBIS FPGA на 20Мбайт?. И, самое главное, моя конфигурация уже успешно запущена на железке и сигнал на такой линии хороший, там 100Мгц SDR, LTC2217 и ECP2M50, линия 7 сантиметров.
Корпус АЦП значительно меньше по размерам, поэтому его паразитные компоненты тоже существенно меньше.
На практике источник тока реагирует на отражения нормально, он под это заточен, вероятно, к тому же там сопротивление канала mosfet должно быть выше 100 ом, он при всем желании не сможет сильно испортить сигнал.