реклама на сайте
подробности

 
 
> Неправильное подключение логического анализатора
Putnik
сообщение Aug 6 2010, 09:02
Сообщение #1


Местный
***

Группа: Свой
Сообщений: 214
Регистрация: 4-09-07
Из: Зеленоград
Пользователь №: 30 272



Никак не пойму в чем проблема, раньше вроде также подключал - работало, а теперь

при использовании chipscope, подключаю в нужном модуле ila с icon
Код
/*===============================================================================
=================*/
wire   [63:0] trig_ila_64;
wire   [35:0] control0;
/*===============================================================================
=================*/  
assign trig_ila_64[63:0] = ...;

ila_64  ila64    (.CLK(pix_clk), .TRIG0 (trig_ila_64), .CONTROL (control0))     /* synthesis syn_noprune =1 */;
icon_0    icon0    (.CONTROL0 (control0))                            /* synthesis syn_noprune =1 */;

где pix_clk - глобальный

и при имплементе выходят такие варнинги
Route:455 - CLK Net:u_rgb2ycrcb/control0[13] may have excessive skew because
1 CLK pins and 4 NON_CLK pins failed to route using a CLK template.

PhysDesignRules:372 - Gated clock. Clock net u_rgb2ycrcb/control0[13] is
sourced by a combinatorial pin. This is not good design practice. Use the CE
pin to control the loading of data into the flip-flop.

при использовании identify, уже на этапе синтеза вылетает со следующей ошибкой
BN245 Port 'pix_clk' on Chip 'vout_m' drives 1 PAD loads and 84 non PAD loads

где может быть зарыто? тыкните пожайлуста



--------------------
за Навального!
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
Putnik
сообщение Aug 20 2010, 15:01
Сообщение #2


Местный
***

Группа: Свой
Сообщений: 214
Регистрация: 4-09-07
Из: Зеленоград
Пользователь №: 30 272



все сигналы присваиваемые trig_ila_64[63:0] не клоковые, а как из них формируются 36 линий для icon, для меня загадка,
но вроде данные варнинги на работоспособность проекта не влияют, просто глаза сильно мозолят на этапе отладки,

интересно что при использовании идентичных компонентов чипскопа сгенеренных, только, для virtex2(здесь spartan3) все варнинги пропадают - остается только такой - Route:455 - CLK Net:u_rgb2ycrcb/control0[0] may have excessive skew because
0 CLK pins and 1 NON_CLK pins failed to route using a CLK template.


--------------------
за Навального!
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 22nd July 2025 - 21:53
Рейтинг@Mail.ru


Страница сгенерированна за 0.01346 секунд с 7
ELECTRONIX ©2004-2016