Dcm и Spartan Опции

[s.i.suprun]

Здравствуйте, товарищи форумчане! На днях возник вопрос деления входной тактовой частоты (25 МГц) до 12,5 и ее умножения до 100 МГц, решил воспользоваться примитивом Dcm из корегена Xilinx. Частота 100 Мгц-для тактирования комбинационной схемы, 12,5 - тактирование чтения фифо. В результате компилирования проекта максимальная упала с (Maximum Frequency: 236.362MHz) до (Minimum period: 16.163ns (Maximum Frequency: 61.870MHz)).Подскажите пожалуйста, с чем это может быть связано? Есть предположение, что в первом случае при анализе не учитывался сдвиг фаз. Комбинационная схема состоит лишь из case условий.

[Kuzmi4]

Собсно отличия если их так можно назвать

Код

    assign LOCKED = locked_int;

это прямой вывод

Код

    assign CLK_VALID = ( ( locked_int == 1'b 1 ) && ( status_int[1] == 1'b 0 ) );

CLK_VALID - кроме проверки залочивания проверяет есчё статусный бит, так сказать проверил и перепроверил
Камень: xc6slx45t

Кстати в доке ds709 хилые как раз рекомендуют юзать CLK_VALID как более лучшую индикацию валидного клока

[ADA007]

Собсно отличия если их так можно назвать

Код

    assign LOCKED = locked_int;

это прямой вывод

Код

    assign CLK_VALID = ( ( locked_int == 1'b 1 ) && ( status_int[1] == 1'b 0 ) );

CLK_VALID - кроме проверки залочивания проверяет есчё статусный бит, так сказать проверил и перепроверил
Камень: xc6slx45t

Кстати в доке ds709 хилые как раз рекомендуют юзать CLK_VALID как более лучшую индикацию валидного клока

понял..спасибо.