Гуру посоветуйте!, какой подоход к мультиклокову дизайну лучше (+) Опции

[des00]

Добрый день господа!

у меня сложилась ситуация, когда вычислительной мощности блока не хватает, и я хочу часть блока (15-20% по объему), в которой происходит наибольщий затык заставить работать на удвоеной/утроеной частоте.

В голову мне приходит(и по опыту старых проектов) что лучше весь блок посадить на высокочастотный клок и сфоримровать из него нужный сигнал разрешения (1/2, 1/3). Но вот вызывает сомнение не вызовет ли это проблем в сети распространения клока и сигнала разрешения, на "низкочастотной" части блока.

Можно посадить "низкочастотную" часть просто на 1/2, 1/3 клока, но ИМХО здесь появитсья асинхронность клоков во всей красе.

Вариант с асинхронным фифо (у Xilinx аппаратным), не очень подходит,
т.к. вызовет проблемы последующей увязки выхода с остальной частью схемы.

Если вам не сложно, по собственному опыту посоветуте как лучше реализовать "локальное" увеличение тактовой частоты работы, или 1 вариант это самый оптимум ?

С уважением des00.

[vikk]

Altera.
двухклоковое фифо the best of the best .
на мой взгляд самый правильный выход, если количество сигналов большое и есть шины данных.
хотя добавляется латентности канешна, ибо фифо на памяти тормозные на больших частотах. Но компенсируется все при большой нагрузке (пакеты). А сигналы разрешения применимы отнюдь не всегда.

[des00]

Altera.
двухклоковое фифо the best of the best .
на мой взгляд самый правильный выход, если количество сигналов большое и есть шины данных.
хотя добавляется латентности канешна, ибо фифо на памяти тормозные на больших частотах. Но компенсируется все при большой нагрузке (пакеты). А сигналы разрешения применимы отнюдь не всегда.

Вот это как раз то решение пробелемы, которого я пытаюсь избежать

двухклочное фифо на высокие частоты, даст большие латентности + привязка к расположению блочной памяти на чипе.
Хотя с точки зреня локализации ВЧ клок домена согласен, что это лучшее решение .