Гуру посоветуйте!, какой подоход к мультиклокову дизайну лучше (+) Опции

[des00]

Добрый день господа!

у меня сложилась ситуация, когда вычислительной мощности блока не хватает, и я хочу часть блока (15-20% по объему), в которой происходит наибольщий затык заставить работать на удвоеной/утроеной частоте.

В голову мне приходит(и по опыту старых проектов) что лучше весь блок посадить на высокочастотный клок и сфоримровать из него нужный сигнал разрешения (1/2, 1/3). Но вот вызывает сомнение не вызовет ли это проблем в сети распространения клока и сигнала разрешения, на "низкочастотной" части блока.

Можно посадить "низкочастотную" часть просто на 1/2, 1/3 клока, но ИМХО здесь появитсья асинхронность клоков во всей красе.

Вариант с асинхронным фифо (у Xilinx аппаратным), не очень подходит,
т.к. вызовет проблемы последующей увязки выхода с остальной частью схемы.

Если вам не сложно, по собственному опыту посоветуте как лучше реализовать "локальное" увеличение тактовой частоты работы, или 1 вариант это самый оптимум ?

С уважением des00.

[v_mirgorodsky]

Всегда решали подобные проблемы через clock-enables. Да, получается high-fanout сигнал разрешения, однако он обычно триггерный, потому Synplify просто дублирует выходной триггер несколько раз, удерживая временные показатели на должном уровне. Еще одна неприятность связана с низкоскоростной частью схемы. Часть ее обычно не работает на столь высоких частотах и синтезатор начинает ругаться, однако этот момент при необходимости прибивается мультициклами. В результате получается абсолютно синхронный дизайн.

В Вашем случае еще можно попробовать поднять частоту на DCM. Если моя память мне не изменяет, то DCM может генерить синфазные клоковые сигналы удвоенной частоты практически на шару. В этом случае даже clock-enables не понадобятся

[des00]

Всегда решали подобные проблемы через clock-enables. Да, получается high-fanout сигнал разрешения, однако он обычно триггерный, потому Synplify просто дублирует выходной триггер несколько раз, удерживая временные показатели на должном уровне. Еще одна неприятность связана с низкоскоростной частью схемы. Часть ее обычно не работает на столь высоких частотах и синтезатор начинает ругаться, однако этот момент при необходимости прибивается мультициклами. В результате получается абсолютно синхронный дизайн.

спасибо вы подтвердили мои подозрения

В Вашем случае еще можно попробовать поднять частоту на DCM. Если моя память мне не изменяет, то DCM может генерить синфазные клоковые сигналы удвоенной частоты практически на шару. В этом случае даже clock-enables не понадобятся

Вот меня всегда интересовал вопрос, на сколько можно считать эти клоки синфазными ?

Ведь все равно разбег по фазе будет, хотя по идее Xilinx смело рекомендует дробить блоки на клок домены, но при этом ничего о согласовании фаз клоков не говорит.

Или я что не так понимаю

Сообщение отредактировал des00 - Jan 24 2006, 08:19

[v_mirgorodsky]

В Вашем случае еще можно попробовать поднять частоту на DCM. Если моя память мне не изменяет, то DCM может генерить синфазные клоковые сигналы удвоенной частоты практически на шару. В этом случае даже clock-enables не понадобятся

Вот меня всегда интересовал вопрос, на сколько можно считать эти клоки синфазными ?

Ведь все равно разбег по фазе будет, хотя по идее Xilinx смело рекомендует дробить блоки на клок домены, но при этом ничего о согласовании фаз клоков не говорит.

Или я что не так понимаю

Угу, и правильно не говорит Синтезатор вместе с PAR'ом умные, если и есть небольшой разбег фаз, то он остается постоянным и может быть легко учтен при вычислении setup/hold триггеров, работающих на границах клоковых доменов Оба клока генерятся одним блоком. BTW, Xilinx DCM позволяет компенсировать задержку от входного пина до входа DCM, эффективно выравнивая фазы тактовых сигналов внутри и вне микросхемы. Если включить его в такой режим, то его выходы CLK0 и CLK2X должны удовлетворять всем Вашим требованиям. Единственное что Вы теряете в этом случае - это одну или две глобальных плоскости, что в современных чипах не критично.