Преобразование схемотехнического файла, преобразовать схему в файл описания VHDL или Verilog Опции

[atmicandr]

Здравствуйте всем ПЛИСоводам! Помогите пожалуйста с таким вопросом: я решил серьёзно заняться ПЛИС фирмы Xilinx сначала с семействами XC9500, для этих целей есть прогер и ISE Xilinx 9.2, ну и сами микросхемы естественно. Есть довольно много интересных проектов на базе Altera. Скажите пожалуйста, можно ли сделать так: есть схемотехнический файл проекта для Quartus, в Квартусе сконвертировать из него файл с расширением .v или .vhd, сделать его основным файлом описания устройства в Xilinx, а затем пройдя все стадии создания проекта в ISE, зашить ПЛИС? Такой вариант я пока хочу опробовать для замены семейств Altera MAX3000, MAX7000, MAX7000S на XC9500, XC9500XL. Если такое возможно, то подскажите как это сделать. Первый такой опыт я получил заменой EPM7064SLC44-10 на XC9572-15PC44C, там все обстояло так: у меня был основной файл проекта в графическом формате для Квартуса, я его распечатал и на его подобие создал основной файл проекта в ISE, естественно с учетом особенности условных обозначений макроэлементов в САПР, скомпилировал, просимулировал, прошил XC, учел то что у производителей разная цоколевка, вставил в устройство и оно заработало (радости у меня было дофигище), но сами знаете как муторно рисовать в ИЗЕ графический файл. Помогите решить вопрос. С уважением Корчагин Андрей.

[Krys]

я всю автоматику описываю на Verilog, а верхний уровень описываю в графике, чтобы не заблудиться в подключениях. На верхнем уровне нет никаких блоков, кроме экземпляров модулей и их соединений друг с другом, а также входных/выходных портов. Рисую графику на Active-HDL (как вобщем-то и всё остальное).
Графика автоматически компилится в Verilog-файл верхнего уровня. В этом файле всё предельно понятно. Потом с этим файлом уже можно дальше работать - симулить или синтезить и т.д.