|
Гуру посоветуйте!, какой подоход к мультиклокову дизайну лучше (+) |
|
|
|
Jan 24 2006, 06:21
|
Вечный ламер
     
Группа: Модераторы
Сообщений: 7 248
Регистрация: 18-03-05
Из: Томск
Пользователь №: 3 453

|
Добрый день господа!
у меня сложилась ситуация, когда вычислительной мощности блока не хватает, и я хочу часть блока (15-20% по объему), в которой происходит наибольщий затык заставить работать на удвоеной/утроеной частоте.
В голову мне приходит(и по опыту старых проектов) что лучше весь блок посадить на высокочастотный клок и сфоримровать из него нужный сигнал разрешения (1/2, 1/3). Но вот вызывает сомнение не вызовет ли это проблем в сети распространения клока и сигнала разрешения, на "низкочастотной" части блока.
Можно посадить "низкочастотную" часть просто на 1/2, 1/3 клока, но ИМХО здесь появитсья асинхронность клоков во всей красе.
Вариант с асинхронным фифо (у Xilinx аппаратным), не очень подходит, т.к. вызовет проблемы последующей увязки выхода с остальной частью схемы.
Если вам не сложно, по собственному опыту посоветуте как лучше реализовать "локальное" увеличение тактовой частоты работы, или 1 вариант это самый оптимум ?
С уважением des00.
--------------------
|
|
|
|
|
 |
Ответов
|
Jan 24 2006, 08:11
|
Местный
  
Группа: Свой
Сообщений: 342
Регистрация: 21-02-05
Пользователь №: 2 804

|
Всегда решали подобные проблемы через clock-enables. Да, получается high-fanout сигнал разрешения, однако он обычно триггерный, потому Synplify просто дублирует выходной триггер несколько раз, удерживая временные показатели на должном уровне. Еще одна неприятность связана с низкоскоростной частью схемы. Часть ее обычно не работает на столь высоких частотах и синтезатор начинает ругаться, однако этот момент при необходимости прибивается мультициклами. В результате получается абсолютно синхронный дизайн. В Вашем случае еще можно попробовать поднять частоту на DCM. Если моя память мне не изменяет, то DCM может генерить синфазные клоковые сигналы удвоенной частоты практически на шару. В этом случае даже clock-enables не понадобятся
--------------------
WBR, V. Mirgorodsky
|
|
|
|
|
Jan 24 2006, 08:16
|
Вечный ламер
     
Группа: Модераторы
Сообщений: 7 248
Регистрация: 18-03-05
Из: Томск
Пользователь №: 3 453

|
Цитата Всегда решали подобные проблемы через clock-enables. Да, получается high-fanout сигнал разрешения, однако он обычно триггерный, потому Synplify просто дублирует выходной триггер несколько раз, удерживая временные показатели на должном уровне. Еще одна неприятность связана с низкоскоростной частью схемы. Часть ее обычно не работает на столь высоких частотах и синтезатор начинает ругаться, однако этот момент при необходимости прибивается мультициклами. В результате получается абсолютно синхронный дизайн. спасибо вы подтвердили мои подозрения Цитата В Вашем случае еще можно попробовать поднять частоту на DCM. Если моя память мне не изменяет, то DCM может генерить синфазные клоковые сигналы удвоенной частоты практически на шару. В этом случае даже clock-enables не понадобятся  Вот меня всегда интересовал вопрос, на сколько можно считать эти клоки синфазными ? Ведь все равно разбег по фазе будет, хотя по идее Xilinx смело рекомендует дробить блоки на клок домены, но при этом ничего о согласовании фаз клоков не говорит. Или я что не так понимаю
Сообщение отредактировал des00 - Jan 24 2006, 08:19
--------------------
|
|
|
|
|
Jan 24 2006, 08:53
|
Местный
  
Группа: Свой
Сообщений: 342
Регистрация: 21-02-05
Пользователь №: 2 804

|
Цитата(des00 @ Jan 24 2006, 10:16)  Цитата В Вашем случае еще можно попробовать поднять частоту на DCM. Если моя память мне не изменяет, то DCM может генерить синфазные клоковые сигналы удвоенной частоты практически на шару. В этом случае даже clock-enables не понадобятся  Вот меня всегда интересовал вопрос, на сколько можно считать эти клоки синфазными ? Ведь все равно разбег по фазе будет, хотя по идее Xilinx смело рекомендует дробить блоки на клок домены, но при этом ничего о согласовании фаз клоков не говорит. Или я что не так понимаю  Угу, и правильно не говорит  Синтезатор вместе с PAR'ом умные, если и есть небольшой разбег фаз, то он остается постоянным и может быть легко учтен при вычислении setup/hold триггеров, работающих на границах клоковых доменов  Оба клока генерятся одним блоком. BTW, Xilinx DCM позволяет компенсировать задержку от входного пина до входа DCM, эффективно выравнивая фазы тактовых сигналов внутри и вне микросхемы. Если включить его в такой режим, то его выходы CLK0 и CLK2X должны удовлетворять всем Вашим требованиям. Единственное что Вы теряете в этом случае - это одну или две глобальных плоскости, что в современных чипах не критично.
--------------------
WBR, V. Mirgorodsky
|
|
|
|
|
Jan 28 2006, 20:45
|
Частый гость
 
Группа: Свой
Сообщений: 100
Регистрация: 4-01-05
Пользователь №: 1 799

|
Цитата(v_mirgorodsky @ Jan 24 2006, 03:53)  Цитата(des00 @ Jan 24 2006, 10:16)  Цитата В Вашем случае еще можно попробовать поднять частоту на DCM. Если моя память мне не изменяет, то DCM может генерить синфазные клоковые сигналы удвоенной частоты практически на шару. В этом случае даже clock-enables не понадобятся  Вот меня всегда интересовал вопрос, на сколько можно считать эти клоки синфазными ? Ведь все равно разбег по фазе будет, хотя по идее Xilinx смело рекомендует дробить блоки на клок домены, но при этом ничего о согласовании фаз клоков не говорит. Или я что не так понимаю  Угу, и правильно не говорит  Синтезатор вместе с PAR'ом умные, если и есть небольшой разбег фаз, то он остается постоянным и может быть легко учтен при вычислении setup/hold триггеров, работающих на границах клоковых доменов  Оба клока генерятся одним блоком. BTW, Xilinx DCM позволяет компенсировать задержку от входного пина до входа DCM, эффективно выравнивая фазы тактовых сигналов внутри и вне микросхемы. Если включить его в такой режим, то его выходы CLK0 и CLK2X должны удовлетворять всем Вашим требованиям. Единственное что Вы теряете в этом случае - это одну или две глобальных плоскости, что в современных чипах не критично. Ja moget tut ne prav no esli dage s vyhoda CLK0 i CLK2X signaly synfasny to oni dolgny doiti do svoih GBUF svoimi putjami i tam mogut nabrat' nebolshoj razbeg phasy. Hotja moget soft eto uchityvaet ne znaju. V Virtex4 est' special'nye clk buffers poddergivajushie synfasnost' CLK , CLK/2, CLK/4 i t.d. Po povodu soglasovanija nizkochastotnoj (N) i vysokochastotonoj (V) chastej shemy. U vas ja tak ponjal N i V ne sovsem asyncronny. Oni privjazany k odnomu clocku i tolko imejut razlichnuju fasu. Est' mnogo sposobov kak eto sdelat', poskolku eto proshe chem sovsem async clks. Vo pervyh, esli nugno peredat' tol'ko odin signal, to eto mogno sdellat' na pare triggerov s avtosbrosom. Po moemu mnogokratno obsugdalos'. Esli eto bus, to tut nugno akkuratnee. No esli, k primeru, u vas izvestno chto sootnoshenie clockov 1 k 3 to tut sovsem prosto - delaete peredachu dannyh po vtoromu clocku, ostavljaja po odnomu clocku na razbeg fas. Est' i drugie sposoby, no vse zavisit ot konkretnoj situacii i chto vam izvestno o clk zaranee. Dopolnitel'no posmotrite reshenie ot Peter Alfike na Xilinx tech exclusive, kogda on rassugdaet o "crossing async boundaries" - chto to v etom rode.
|
|
|
|
Сообщений в этой теме
des00 Гуру посоветуйте! Jan 24 2006, 06:21 vikk Altera.
двухклоковое фифо the best of the best .... Jan 24 2006, 07:12 des00 Цитата(vikk @ Jan 24 2006, 02:12) Altera.... Jan 24 2006, 07:25   des00 Цитата(v_mirgorodsky @ Jan 24 2006, 03:53... Jan 24 2006, 09:03    des00 ЦитатаJa moget tut ne prav no esli dage s vyhoda C... Jan 29 2006, 08:16     leevv Цитата(des00 @ Jan 29 2006, 03:16) Цитата... Jan 29 2006, 18:45 Camelot Использовал первый подход, подавал на модуль макси... Jan 24 2006, 08:13 vikk Сори. не правильно понял вопрос .
Именно для ваше... Jan 24 2006, 13:16 Gate Когда у Вас клоки синхронизированы между собой (яв... Jan 29 2006, 15:25 makc Могут быть интересны эти ссылочки по теме:
http://... Jan 29 2006, 20:42 des00 спасибо всем за участие!
2 Gate
ЦитатаВсе чт... Jan 30 2006, 09:05 oval Добрый день, des00!
Цитата(des00 @ Jan 2... Jan 30 2006, 12:05 des00 Цитата(oval @ Jan 30 2006, 07:05) У нас п... Feb 1 2006, 08:01
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0
|
|
|