Гуру посоветуйте!, какой подоход к мультиклокову дизайну лучше (+) Опции

[des00]

Добрый день господа!

у меня сложилась ситуация, когда вычислительной мощности блока не хватает, и я хочу часть блока (15-20% по объему), в которой происходит наибольщий затык заставить работать на удвоеной/утроеной частоте.

В голову мне приходит(и по опыту старых проектов) что лучше весь блок посадить на высокочастотный клок и сфоримровать из него нужный сигнал разрешения (1/2, 1/3). Но вот вызывает сомнение не вызовет ли это проблем в сети распространения клока и сигнала разрешения, на "низкочастотной" части блока.

Можно посадить "низкочастотную" часть просто на 1/2, 1/3 клока, но ИМХО здесь появитсья асинхронность клоков во всей красе.

Вариант с асинхронным фифо (у Xilinx аппаратным), не очень подходит,
т.к. вызовет проблемы последующей увязки выхода с остальной частью схемы.

Если вам не сложно, по собственному опыту посоветуте как лучше реализовать "локальное" увеличение тактовой частоты работы, или 1 вариант это самый оптимум ?

С уважением des00.

[des00]

спасибо всем за участие!

2 Gate

Все что осталось - это правильно перевести одноклоковые стробы из одного клокового домена в другой. Метастабильностью здесь заниматься не нужно, повторяю, клоки не асинхронны, и синтезатор сам вычислит наихудший случай расстояния между фронтами двух клоков. Это работает в синплифае и прецизионе

Спасибо. Вы подтвердили мои подозрения, насчет поведения синтезаторов

2 leevv
Спасибо за исчерпывающий ответ, ваша концепция мне понятна

2 makc

статьи с asic-world я уже читал,
а вот 3 я статья, еще не встречалась, ИМХО хорошо написанна, спасибо