реклама на сайте
подробности

 
 
> DDR2 SDRAM, прошу совета
cerg19
сообщение Oct 25 2010, 18:57
Сообщение #1


Частый гость
**

Группа: Свой
Сообщений: 166
Регистрация: 12-05-09
Из: Нижний Новгород
Пользователь №: 48 978



Здравствуйте, не ругайтесь, но это опять я с вопросом о ядре DDR2 SDRAM. На этот раз суть вопроса состоит в следующем. При проектировании ядра в Core Generator я задаю тип корпуса планки память SODIMM. Причём, при выборе памяти MT16HTF25664HZ – 667 значение частоты задаваемое в Core Generator ограничивается максимумом в 150 МГц. Как я понял, это частота для всего проекта, а для того, чтобы организовать интерфейс с памятью на частоте в 200 МГц необходимо использовать встроенную PLL путём установки соответсвующей галки в Core Generator. Только вот не понятно, где именно в ядре необходимо задавать значение 200 МГц. После компиляции проекта, и подачи на вход интерфейса ядра частот 200 МГц для блоков задержек(которая является обязательной), и входной частоты проекта (150 МГц) интерфейс начинает работать с памятью на частоте 150 МГц. Если входную частоту изменить на 100 МГц, интерфейс также начинает работать на 125 МГц. Такое ощущение, что PLL не функионирует. Посоветуйте пожалуйста в чём проблема. Может необходимо подправить ucf файл, или исходники ядра, али галку воткнуть гденить надо? Прошу помочь, неделю бьюсь, без результата.

Совсем забыл. Всё это делается для Vertex5sx35t 665 ножек. Speed Grade -3

Сообщение отредактировал cerg19 - Oct 25 2010, 19:01
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
Gothard
сообщение Oct 26 2010, 05:56
Сообщение #2


Частый гость
**

Группа: Свой
Сообщений: 127
Регистрация: 16-02-07
Из: Долгопрудный
Пользователь №: 25 406



Цитата(cerg19 @ Oct 25 2010, 22:57) *
при выборе памяти MT16HTF25664HZ – 667 значение частоты задаваемое в Core Generator ограничивается максимумом в 150 МГц

150 МГц - ограничение на корки под двухранковые планки (т.е. если там два чипселекта задействовано).

Цитата(cerg19 @ Oct 25 2010, 22:57) *
Как я понял, это частота для всего проекта, а для того, чтобы организовать интерфейс с памятью на частоте в 200 МГц необходимо использовать встроенную PLL путём установки соответсвующей галки в Core Generator

Вы поняли не правильно - это в т.ч. частота интерфейса с памятью. Галку нужно отмечать/не отмечать в зависимости от того, хотите ли вы чтобы CoreGen "замуровал" DCM внутрь корки или вы ОБЯЗУЕТЕСЬ организовать ее снаружи (все зависит от того, как вы еще собираетесь использовать синхросигнал)

Цитата(cerg19 @ Oct 25 2010, 22:57) *
Если входную частоту изменить на 100 МГц, интерфейс также начинает работать на 125 МГц. Такое ощущение, что PLL не функионирует.

Не возьмусь утверждать, но такое ощущение, что вы достигли нижнего предела рабочей частоты этой PLL. Кстати, тоже не возьмусь утверждать наверняка, но в MIG не PLLки используются а DLLки
P.S.: не очень понял к чему слово "также"
P.P.S.: проверил пределы для DCM/PLL - не похоже. А можете сказать подробнее, что значит "Если входную частоту изменить на 100 МГц, интерфейс также начинает работать на 125 МГц."

Прочтите доку еще раз, наверняка откроете для себя много интересного smile.gif

P.S.: кстати рекомендую указывать реальную частоту, на которой будет работать интерфейс, потому что от этого зависят некоторые "магические" константы в генерируемой корке. хотя воспоминания уже не настолько свежи об этом деле smile.gif

Сообщение отредактировал Gothard - Oct 26 2010, 06:31
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 23rd July 2025 - 12:22
Рейтинг@Mail.ru


Страница сгенерированна за 0.01387 секунд с 7
ELECTRONIX ©2004-2016