непонятно работает Signal Tap, Квартус 9.0 Опции

[essev]

Всем привет.



У меня следующий маршрут проектирования:

FPGA Advantage -> Precision Synthesys -> общий vhdl файл проекта

Подсовываю этот vhdl файл Квартусу 9.0 и хочу посмотреть состояние выходных портов в Сигнал Тап. Каждый порт, согласно моему описанию vhdl, содержит dff триггер.

Нахожу в Сигнал Тапе в Квартусе 9.0 - Pins all и нахожу нужный мне порт, которую хочу "обстрелять".

Но при анализе в Сигнал Тапе ничего нет - времянки пустые. Хотя проект вроде отрабатывает как нужно...


Кидаю проект в Квартус 6.0. Делаю все аналогично как выше и времянки отображаются...



Что я делаю не так? Надеюсь, выходные порты не надо обзывать как виртуальные пин, чтобы Квартус 9.0 дал мне их "посмотреть"

[barabek]

Что я делаю не так? Надеюсь, выходные порты не надо обзывать как виртуальные пин, чтобы Квартус 9.0 дал мне их "посмотреть" 

Вообще-то, насколько я знаю, имменно пин посмотреть нельзя. Хотя, может быть я путаю с двунаправленными пинами. Сейчас проверить не могу. 
UPD
А, вот. Нашел.

As a general guideline, signals can be tapped if a routing resource (row or column
interconnects) exists to route the connection to the SignalTap II instance. For example,
signals that exist in the I/O element (IOE) cannot be directly tapped because there are
no direct routing resources from the signal in an IOE to a core logic element. For input
pins, you can tap the signal that is driving a logic array block (LAB) from an IOE, or,
for output pins, you can tap the signal from the LAB that is driving an IOE.