реклама на сайте
подробности

 
 
> Вопрос по SignalTape
Fynjisx
сообщение Dec 1 2010, 06:30
Сообщение #1


студент
****

Группа: Свой
Сообщений: 571
Регистрация: 3-07-08
Из: Russia
Пользователь №: 38 712



Привет... Создал RS-latch, используя MegaWizard, далее подключил в свой проекты. На выходные ножки ПЛИС вывел сигналы s (set), r(reset), q(quit).

CODE
l: lp
port map
(
aclr => not r,
aset => not s,
data => '0',
gate => '0',
q => q
);


Далее подключил SignalTape и добавил туда ранее описанный сигналы. Вопрос такой: почему в SignalTape рисуется спад q раньше спада r?
Прикрепленные файлы
Прикрепленный файл  s.bmp ( 835.67 килобайт ) Кол-во скачиваний: 40
 


--------------------
С Уважением...
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
yura-w
сообщение Dec 1 2010, 11:03
Сообщение #2


Местный
***

Группа: Свой
Сообщений: 305
Регистрация: 22-06-07
Из: Санкт-Петербург
Пользователь №: 28 617



Цитата(Fynjisx @ Dec 1 2010, 09:30) *
CODE
l: lp
port map
(
aclr => not r,
aset => not s,
data => '0',
gate => '0',
q => q
);

имхо: не понятно ни чего
( "aclr" больше или равен "not r" ? кто такой "port" и "map"? и что за язык?
подозреваю, что SignalTape это SignalTap и остальные ошибки надо искать в синтаксисе)
Go to the top of the page
 
+Quote Post
Fynjisx
сообщение Dec 1 2010, 11:52
Сообщение #3


студент
****

Группа: Свой
Сообщений: 571
Регистрация: 3-07-08
Из: Russia
Пользователь №: 38 712



Цитата(yura-w @ Dec 1 2010, 15:03) *
имхо: не понятно ни чего
( "aclr" больше или равен "not r" ? кто такой "port" и "map"? и что за язык?
подозреваю, что SignalTape это SignalTap и остальные ошибки надо искать в синтаксисе)

это я привел кусок кода на VHDL, как я подключил модуль RS-защелку в проекте. aclr не больше или равен, а соединен напрямую с инвертированным r(reset).


--------------------
С Уважением...
Go to the top of the page
 
+Quote Post
yura-w
сообщение Dec 1 2010, 12:28
Сообщение #4


Местный
***

Группа: Свой
Сообщений: 305
Регистрация: 22-06-07
Из: Санкт-Петербург
Пользователь №: 28 617



Цитата(Fynjisx @ Dec 1 2010, 14:52) *
это я привел кусок кода на VHDL, как я подключил модуль RS-защелку в проекте. aclr не больше или равен, а соединен напрямую с инвертированным r(reset).

sad.gif Извиняюсь, был не внимателен.
думаю поможет следующее:
data => '1'
gate => '1'
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 20th July 2025 - 14:33
Рейтинг@Mail.ru


Страница сгенерированна за 0.01377 секунд с 7
ELECTRONIX ©2004-2016