Моделирование LVDS в Hyperlynx по IBIS моделям от Xilinx, не вкурил Опции

[Ezhen]

Попытался тут сгенерить IBIS модель в ISE и обнаружил, что LVDS приемники в модель не попадают. LVDS драйверы и всякие LVCMOSы при этом транслируются нормально. Это кривые руки или кривой ISE? Или есть какая-то хитрость? ISE 12.3, Spartan-6.

Потом накидал простую схемку в Hyperlynx. LVDS передатчик (модель для Virtex-4) + диф.линия 100 Ом + нагрузка 100 Ом и такой же LVDS приемник (см. рисунок) . Вроде все должно быть согласовано, однако возникают вполне ощутимые отражения. В чем подвох?

Эскизы прикрепленных изображений

 

[Boris_TS]

Ну вот например, если обратиться к документу Spartan-6 FPGA SelectIO Resources и залезть в раздел Internal Termination, то можно найти, что супостат рисует 2 линии с собственным волновым сопротивлением 50Ом, а не 62.3 - как у Вас. Думаю отсюда и все заморочки.

В принципе у Вас несколько переменных, толщина проводника, зазор между ними и толщина между слоями - и всего 2 ограничения: 50 Ом у каждого проводника персонально и 100 Ом - дифференциально. Вроде можно подобрать такую конфигурацию проводников, чтобы это всё выполнялось (ну, в крайнем случае: выполнялось с приемлемыми допусками).

Попробуйте с этой стороны подойти к вопросу.

[Ezhen]

Ну вот например, если обратиться к документу Spartan-6 FPGA SelectIO Resources и залезть в раздел Internal Termination, то можно найти, что супостат рисует 2 линии с собственным волновым сопротивлением 50Ом, а не 62.3 - как у Вас. Думаю отсюда и все заморочки.

В принципе у Вас несколько переменных, толщина проводника, зазор между ними и толщина между слоями - и всего 2 ограничения: 50 Ом у каждого проводника персонально и 100 Ом - дифференциально. Вроде можно подобрать такую конфигурацию проводников, чтобы это всё выполнялось (ну, в крайнем случае: выполнялось с приемлемыми допусками).

Попробуйте с этой стороны подойти к вопросу.

Я делал несвязную диф.линию - 50 Ом линии без связи по боковой стороне, т.е. то, о чем Вы говорите. Результат аналогичный.