LVDS receiver, с изменяемой частотой в Cyclone III, Cyclone IV Опции

[max-i-mum]

Подскажите, плиз, кто работал с LVDS приемниками.

Есть сенсор с LVDS выходами (17 пар + клок пара), нужно его подключить к третьему или четвёртому циклону.
десериализация в 10 бит, и lvds не ddr-овские (т.е. данные с частотой клока)
Засада в том, что частота клока и данных может менятся от 50 до 480MHz
Раньше с LVDS дела не имел, и появились вопросы:
1) если сгенерить lvds receiver со встроенным PLL, то там частота задается жестко. Если задать 480MHz то будет ли приемник нормально работать на меньших частотах?
2) если генерить lvds receiver с внешним PLL, то ему клок нужен в 2 раза медленнее (т.е. ddr) как это можно обойти и привязаться к реальному клоку ?
3) а вообще реализовать в Cyclone lvds receiver который бы работал на разных частотах можно ?

И ещё:
как по опыту, стоит ли использовать циклоновский PLL в качестве генератора клока для сенсора в диапазоне 50 - 480MHz?
если нет, то какие есть внешние перестраиваемые PLL-ки в этом диапазоне?

[max-i-mum]

Все работает в соответствии с описанием: таблица 1-31 на странице 1-22. В чем вопрос собственно?

спасиб, не обратил внимания что клок DDR (в 2 раза медленее).
Получается что сдвиговый регистр в LVDS приемнике циклона (а в циклоне он реализуется просто на обычной логике) может работать на частоте 437.5 МГц?
А более 800Mbs получается за счёт DDR модулей в I/O правильно ?

Если я правильно догодался (что стоит описать все сразу, не мучая телепатов), то у Вас 16 входов данные, один контрольный и клок. (Очень похоже на выход видеосенсора ) По контрольному сигналу летит слово синхронизации, оно или описано в даташите, или задается через, например, spi. Вам придется подгонять чтение данных по фазе к входному быстрому клоку так, чтобы на выходе параллельной 10битной шины, попасть в нулевой бит. Все это проще сделать на altlvds! В ней уже все сделано и нет нужды изобретать велосипед. Кроме того, вы никакими констрейнами не вытятите времянку до десятков пикосекунд, а lvds это гарантирует, при правильной разводке (а неправильно фиттер не даст разложить). Другой вопрос, как меняется частота входного клока, если плавно и непредсказуемо для альтеры, это один дурдом, (не понятно, в принципе, зачем так делать) если параметрически и Вы этот момент контролируете, то делаете асинхронный сброс pll и все дела. Частота жестко не задается, жестко задается отношение битрейта к частоте! PLL ничего про Вашу входную частоту не знает, а все делает на делении и умножении простых чисел. Отношение битрейта к клоку определяет как разложены Ваши сигналы друг к другу.
800Mb это в ддр (400МГц) и, проверенно, реально работает - не сомневайтесь!

Всё правильно видеосенсор :-) с 16 выходами данных, 1- синхронизация и клок.
На счёт синхронизации Вы имеете вииду bitslip control (rx_data_align) ?
Тоже склоняюсь к использованию визарда altlvds, тем более в первый раз.

Частоту задаю я сам (всё о ней знаю), а сенсор уже выдает данные в нужной фазе со своим клоком (но частота та, что я задал).
На счёт "PLL ничего про Вашу входную частоту не знает, а все делает на делении и умножении простых чисел" не согласен, иначе зачем он её спрашивает в визарде ?
Кроме того провел эксперимент: сделал две ПЛЛ с одинаковыми коэфициентами умножения/деления но разными частотами, и посмотрел advanced настройки.
Так вот разные внутренние параметры (VCO phase tap for M counter, VCO post scale counter, .....) у ПЛЛ-ек получились разные, так что не всё равно какую частоту на ПЛЛ подавать
(при одинаковых коэфициентах умножения/деления но для разных входных частот создаются разные ПЛЛ)

[tvv]

Частоту задаю я сам (всё о ней знаю), а сенсор уже выдает данные в нужной фазе со своим клоком (но частота та, что я задал).
На счёт "PLL ничего про Вашу входную частоту не знает, а все делает на делении и умножении простых чисел" не согласен, иначе зачем он её спрашивает в визарде ?
Кроме того провел эксперимент: сделал две ПЛЛ с одинаковыми коэфициентами умножения/деления но разными частотами, и посмотрел advanced настройки.
Так вот разные внутренние параметры (VCO phase tap for M counter, VCO post scale counter, .....) у ПЛЛ-ек получились разные, так что не всё равно какую частоту на ПЛЛ подавать
(при одинаковых коэфициентах умножения/деления но для разных входных частот создаются разные ПЛЛ)

Как запасной "аэродром" посмотрите этот чип, spi завсегда легче программить, чем мегу.
И не забудте отписать результат, пожалуйста.