Serial RapidIO core в Spartan 6 Опции

[Kirill_Good]

Здравствуйте!
Я пытаюсь разобраться с ядром xilinx SRIO v5.5, которое я получил с помощью core generator. Я являюсь новичком в этом деле. Хотел спросить, если кто с ним сталкивался, парочку вещей. Я использую ISE 12.3, отладочную плату SP605. Когда я создаю ядро(без example), то в директории ядра я получаю *.ngc, *.hdl файлы. Насколько я понял, ngc используется для прошивки в саму плис, а hdl файлы только для моделирования,синтезировать их нельзя. Верно ли это? Если да, то возможно прошить в одну ПЛИС 2 ядра? Вопрос возник у меня потому что я не знаю как изменить entity имя в ngc файле, которые создает Core Gen с одинаковыми именами, даже если core имеют разные внутренние параметры и имена проекта Core Gen. Надеюсь я ясно выразился).
И ещё поскольку я не имел дело с такими относительно большими проектами, трудно найти правильный подход к освоению ядра. Xilinx предлагает при создании SRIO core использовать их example чтобы посмотреть на работу ядра в ISIM , и ChipScope. Что будет проще, использовать их example, убирая там все ненужное, или создать оболочку(clock,reset manager) самому вокруг ядра без exampla ?
Спасибо!

[rsv]

рапида при начальном включении поднимает линки, и если на другом конце никто не отвечает, то выдает ошибку.

[Kirill_Good]

рапида при начальном включении поднимает линки, и если на другом конце никто не отвечает, то выдает ошибку.

То есть если я хочу промоделировать ядро, то для того что бы пакеты выходили из tx , мне нужен обязательно приемник (другой srio core), я правильно вас понял?
Я собрал ядро, и при моделировании одного ядра, tx и rx у меня просто висят, у меня ядро, после первой попытки послать пакет(который не ожидает ответа от приемника) , выдает сигнал на линии ready что оно занято до конца модельного времени. Вот я и пытаюсь понять ошибка в коде, или нужен приемник на другом конце линии. Xilinx сам для моделирования предлагает 2 устройства, которые обмениваются запросами.