DDR2 и HPCII + CycloneIV, Вот и я занялся DDR2, первые проблемы Опции

[dinam]

Смотрю на форуме стали активно осваивать DDR2, вот и я решил не отставать .
Хочу сделать FIFO на DDR2. Создал мегавизардом full-rate интерфейс с частотой памяти 192МГц, выбрал EP4CE6F17C6, синтезировал тестовый проект в Quartus 10.1sp1. Вроде всё нормально, по частоте уложился. Решил посмотреть диаграммы работы, которые создаёт контроллер для DDR2. Попробовал отсимулировать в Active-HDL 8.3sp1 тестовый примерчик, но вылезли непонятные warning. Почему-то простые модули типа scfifo не видит, хотя нужные библиотеки подключены. Ещё понадобились почему-то модули от CycloneIII Прикладываю log.
Может кто посоветует на что обратить внимание в контроллере, чтобы пропускная способность памяти получилось получше? Посмотрел в документации диаграммы работы самой памяти, там вроде всё просто, сильно похоже на SDRAM. А с SDRAM у меня имелся положительный опыт работы. Но для SDRAM Altera выкладывала простенький контроллер, а тут чего много наворотила

Прикрепленные файлы

 console.zip ( 1.72 килобайт ) Кол-во скачиваний: 28

 

[Sergeyrtf]

Не совсем ответ на вопрос, но тоже в тему вроде :-)
Симулировать DDR2 не пробовал, но в живую щас работаю - отладочная плата DB4CGX15. В квартусе 9.1SP2 заводиться, но в тестовом примере из комплекта поставки с платой иногда лезут ошибки на тесте DDR2, не часто но лезут... может кто тоже сталкивался с подобным?
А касательно verilog - есть несколько версий стандарта, так что теоритически проблемы могут быть. да и как показала практика средства синтеза разных производителей могут слегка отличаться в трактовке некоторых конструкций языка :-) Надо будет посмотреть файлик

[dinam]

Это я уже победил. Для Verilog в Active-HDLе в отличии от VHDL надо прописать библиотеки ещё и вот так.
Сейчас уже голову поломал со следующей проблемой. Складывается ощущение что Quartus 10.1sp1 генерит косячный пример для моделирования.