Симулятор выполняет ваш процесс сверху до низу, потом стоит и ждет, когда какой-то из перечисленных в списке чувствительности сигналов дрыгнется и процесс повторяется.
Синтезатору список чувствительности нужен чтобы ругаться, для синтеза он не несет полезной информации.
Синтезатору список чувствительности нужен чтобы ругаться, для синтеза он не несет полезной информации.
Распространенное заблуждение. В VHDL действительно полезной информации не несет, а вот в Verilog'е несет - для разных списков чувствительности могут быть синтезированы разные схемы
Список чувствительности для синтезатора и симулятора, В чем разница
Mar 25 2011, 16:46
В VHDL действительно полезной информации не несет, а вот в Verilog'е несет - для разных списков чувствительности могут быть синтезированы разные схемы
