Список чувствительности для синтезатора и симулятора, В чем разница Опции

[D-Luxe]

Как анализирует синтезатор список чувствительности и как симулятор? В чем разница?

[Shtirlits]

Симулятор выполняет ваш процесс сверху до низу, потом стоит и ждет, когда какой-то из перечисленных в списке чувствительности сигналов дрыгнется и процесс повторяется.

Синтезатору список чувствительности нужен чтобы ругаться, для синтеза он не несет полезной информации.

[XVR]

Синтезатору список чувствительности нужен чтобы ругаться, для синтеза он не несет полезной информации.

Распространенное заблуждение. В VHDL действительно полезной информации не несет, а вот в Verilog'е несет - для разных списков чувствительности могут быть синтезированы разные схемы

[Мур]

В VHDL действительно полезной информации не несет, а вот в Verilog'е несет - для разных списков чувствительности могут быть синтезированы разные схемы

И в VHDL несёт! И очень серьёзно...
Мне вообще не нравится постановка вопроса. Список чувствительности- святая святых, даже основа в интерпретации поведения. Если на стадии симулятора забыть случайно вписать сигнал в этот список, то даже симулятор станет чудить.
Я лично не разделяю с точки зрения описания поведения этапы симуляции и синтеза.
Да, разные конструкции синтезируются по-разному, имея одинаковое поведение, но списка чувствительности это не касается. Это слишком глобальные вещи(тактирование, промежуточное запоминание).
Если я не прав, приведите пример неполезности информации в списке чувствительности.