Список чувствительности для синтезатора и симулятора, В чем разница Опции

[D-Luxe]

Как анализирует синтезатор список чувствительности и как симулятор? В чем разница?

[Alexium]

В VHDL условия тактирования явно присутствуют в блоке process (обычно в виде if (clk'edge and clk=1) ). Поэтому синтезаторы обычно не смотрят на список чуствительности самого процесса.
В Verilog'е тело always не содержит явных условий для тактирования, поэтому синтезатор обязан извлекать эти данные из списка чуствительности (который кстати, при формальном подходе, не является списком чуствительности, а является оператором ожидания).

Я пока читал тему, успел испугаться - неужели никто правильно не объяснит

Сообщение отредактировал Alexium - Apr 3 2011, 17:03