Цитата(mmc @ Apr 8 2011, 04:41)
ну я вообще правильно подошел к делу? ситуация следующая, ребята проектируют цифровую СБИС,которая будет тактироваться генератором импульсов с частотой выше 100 МГц, выполнять какие то операции (в цифре)... моя задача сделать экспериментальную плату, которая насаживается на отладочную плату ПЛИС, встал вопрос цепи питания... если я не ошибаюсь, то главная задача цепи питания скоростных СБИС, это фильтрация высокочастотных помех, генерируемых этой СБИС. вот я и решил узнать диапазон этих помех и возможную мощность... на каком этапе проектирования можно определить эти параметры?
If I understood the question correctly, your task is to design a PCB for digital ASIC, and you're concerned with power and signal integrity.
If this is the question, then the answer would be:
The chip designer should ensure that the chip will operate correctly with the assigned power (supply and ground) pins, including the packaging effects (bondwire, leadframe etc.).
PCB power integrity analysis should ensure that the power can be delivered to the ASIC. This usually means that the decoupling is designed correctly, and that the power distribution traces don't resonate at the frequencies of interest, i.e. clock.
Xilinx has a good application notes about PCB design for power integrity and decoupling:
http://www.xilinx.com/products/design_reso...ce/si_power.htmThe best thing to do would be to simulate the PCB design with some EM software (for example ADS Momentum) and then use the chip equivalent model to verify correctness. IBIS models can be used for signal integrity, I'm not sure that they can be used for power integrity simulations.
Two good books on the topic:
http://www.amazon.com/High-Speed-Digital-D...6069&sr=1-1http://www.amazon.com/High-Speed-Signal-Pr...6069&sr=1-4I hope this helps.
CPU design
Apr 2 2011, 23:09
