Cyclone IV и SignalTap Опции

[Sergey_Bekrenyov]

Столкнулись с проблемой - SignalTap некорректно работает в Cyclone IVE (4c40). Ложные срабатывания триггера (данные тоже недостоверны), однако при принудительном чтении буфера (Read Data) данные вполне корректны.

Давно хотел спросить - можно ли снизить частоту TCK?

[murmel1]

Были точно такие же симптомы, когда в чип поступала плохая тактовая частота - была неправильно настроена терминация на входе тактовой. Плата была Arria GX Development Kit. Нашел с трудом. Советую вывести принятую тактовую наружу и посмотреть осциллографом.

[Sergey_Bekrenyov]

Были точно такие же симптомы, когда в чип поступала плохая тактовая частота - была неправильно настроена терминация на входе тактовой. Плата была Arria GX Development Kit. Нашел с трудом. Советую вывести принятую тактовую наружу и посмотреть осциллографом.

С частотой порядок - весь проект (к которому надо добавить свою часть работает отлично, осциллографом посмотрел тоже)

Вы хотите сказать, что я не могу асинхронные сигналы смотреть сигналтапом? Или имеющие другую частоту? Извините, но это по-моему бред. Когда я все сигналы подсинхронизировал той же частотой - ничего не поменялось

[andrewkrot]

С частотой порядок - весь проект (к которому надо добавить свою часть работает отлично, осциллографом посмотрел тоже)

Вы хотите сказать, что я не могу асинхронные сигналы смотреть сигналтапом? Или имеющие другую частоту? Извините, но это по-моему бред. Когда я все сигналы подсинхронизировал той же частотой - ничего не поменялось

Осциллограф это не сигналтап. И нет смысла в "Подсинхронизации" сигналов. Должна быть одна единая частота от которой пляшет весь проект. Если таковой нет, и вы хотите сигналтапом посмотреть асинхронные сигналы, то установите частоту для сигналтапа раз в 10 выше чем та которая в проекте и посмотрите свои сигналы. Все будет похоже с осциллографом.

[Sergey_Bekrenyov]

Осциллограф это не сигналтап. И нет смысла в "Подсинхронизации" сигналов. Должна быть одна единая частота от которой пляшет весь проект. Если таковой нет, и вы хотите сигналтапом посмотреть асинхронные сигналы, то установите частоту для сигналтапа раз в 10 выше чем та которая в проекте и посмотрите свои сигналы. Все будет похоже с осциллографом.

Всем спасибо, беседа зашла в тупик.

Речь шла о "ложных" срабатываниях Сигналтапа. Проекта нет - одна PLL, и один вход.

Откуда взялась цифра в 10 раз выше? Я прекрасно понимаю, что я увижу, если попытаюсь смотреть сигнал равной или более высокой частоты. Однако сигналтап не должен давать ложных событий.

Будем писать на Альтеру

[andrewkrot]

Однако сигналтап не должен давать ложных событий.

Эт точно... Ложных событий он и не дает. Он показывает то, что творится внутри кристалла синхронно с его (SignalTap) частотой. И если результаты его работы никак не сходятся с результатами функционального моделирования то вариантов всего два - асинхронщина или времянка. Попробуйте понизить частоту всего проекта раза в 2 и посмотрите что там будет на сигналтапе. И дайте народу хоть посмотреть на Ваш проект - телепатов здесь по-прежнему нет.

[Sergey_Bekrenyov]

Эт точно... Ложных событий он и не дает. Он показывает то, что творится внутри кристалла синхронно с его (SignalTap) частотой. И если результаты его работы никак не сходятся с результатами функционального моделирования то вариантов всего два - асинхронщина или времянка. Попробуйте понизить частоту всего проекта раза в 2 и посмотрите что там будет на сигналтапе. И дайте народу хоть посмотреть на Ваш проект - телепатов здесь по-прежнему нет.

tp1 <= tp1_as;

process (fpga_reset_h, sys_clk_int) is
begin
if(fpga_reset_h = '1') then
--tp1 <= '0';
tp2 <= '0';
tp3 <= '0';
ser_txd <= '1';
elsif(rising_edge(sys_clk_int)) then
tp2 <= tp2_as;
tp3 <= tp3_as;
ser_txd <= ser_rxd;-- Synchronous Sequential Statement(s)
end if;
end process;


a1 : ENTITY work.spll
PORT MAP
(
areset => fpga_reset_h,
inclk0 => sys_clk,
c0 => sys_clk_int,
c1 => tp1_as,
c2 => tp2_as,
locked => tp3_as
);



Вот собственно и весь проект, СигналТап висит на sys_clk_int, на входах tp1, tp2, tp3