реклама на сайте
подробности

 
 
> Неправильно моделируется Coregen'овское fifo
D-Luxe
сообщение Jun 16 2011, 17:36
Сообщение #1


Местный
***

Группа: Свой
Сообщений: 347
Регистрация: 24-02-10
Из: Пенза
Пользователь №: 55 642



Сгенерировал FIFO в Xilinx Core Generator. Моделирую его в Aldec 6.3.

Сначала сбрасываю FIFO, потом пишу данные, но WrAck'и не выставляются и Empty всегда стоит в '1'.

В чем дело?


--------------------
Нелегко оказаться на верном пути, но куда труднее его пройти.
(с) Уилл Роджерс
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
AlphaMil
сообщение Jun 16 2011, 17:48
Сообщение #2


Частый гость
**

Группа: Участник
Сообщений: 135
Регистрация: 1-01-10
Из: Минск, Беларусь
Пользователь №: 54 588



Цитата(D-Luxe @ Jun 16 2011, 20:36) *
Сгенерировал FIFO в Xilinx Core Generator. Моделирую его в Aldec 6.3.

Сначала сбрасываю FIFO, потом пишу данные, но WrAck'и не выставляются и Empty всегда стоит в '1'.

В чем дело?


С Aldec не знаком. Использую ModelSim. Там все ядра моделируются адекватно.
Go to the top of the page
 
+Quote Post
D-Luxe
сообщение Jun 16 2011, 18:22
Сообщение #3


Местный
***

Группа: Свой
Сообщений: 347
Регистрация: 24-02-10
Из: Пенза
Пользователь №: 55 642



Цитата(AlphaMil @ Jun 16 2011, 21:48) *
С Aldec не знаком. Использую ModelSim. Там все ядра моделируются адекватно.

Какую версию юзаешь?


--------------------
Нелегко оказаться на верном пути, но куда труднее его пройти.
(с) Уилл Роджерс
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 14th August 2025 - 04:30
Рейтинг@Mail.ru


Страница сгенерированна за 0.01355 секунд с 7
ELECTRONIX ©2004-2016