Цитата(D-Luxe @ Jun 16 2011, 20:36)

Сгенерировал FIFO в Xilinx Core Generator. Моделирую его в Aldec 6.3.
Сначала сбрасываю FIFO, потом пишу данные, но WrAck'и не выставляются и Empty всегда стоит в '1'.
В чем дело?
С Aldec не знаком. Использую ModelSim. Там все ядра моделируются адекватно.