Неправильно моделируется Coregen'овское fifo Опции

[D-Luxe]

Сгенерировал FIFO в Xilinx Core Generator. Моделирую его в Aldec 6.3.

Сначала сбрасываю FIFO, потом пишу данные, но WrAck'и не выставляются и Empty всегда стоит в '1'.

В чем дело?

[Koluchiy]

Был случай, неправильно моделировалось в ModelSim FIFO.
Были абсолютно неживые флаги "почти пустой" и "почти полный", насколько я помню.
Причем, в реальности всё работало.

Скорее всего сам чего-то накосячил, но пока не понял, чего именно.