Смотрим в Table.1-1
И потом чуть ниже:
Цитата
Notes to Tabl e 1–1:
(1) tPD1 represents a pin-to-pin delay for the worst case I/O placement with a full diagonal path across the device and
combinational logic implemented in a single LUT and LAB that is adjacent to the output pin.
То есть в 2х словах у вас один лут в логике которая относится к этим вашиму пинам, для приведённого tPD1