Мегафункция ALTMEMPHY, поднимаю интерфейс взимодействия Cyclone III c DDR2 SDRAM Опции

[dde29]

Появилась необходимость реализавоть мегафункцию общения внутренней логики FPGA (EP3C55) с двумя микросхемами памяти DDR2 SDRAM (MT47H128M16).
Использую Quartus II 9.0.
Так как этим никогда не занимался - появилось множество вопросов по этому поводу:

Создал мегафункцию ALTMEMPHY. В списке готовых корок конкретно такой микрухи DDR2 нету. Как я понимаю у меня два выхода:
- Скачать откуда-то готовую корку для этой мегафункции (откудова?)
- Выбрать в списке похожую микруха и изменить в ручную параметры (какие именно? гуру, подскажите пжлста )

Далее:
Узнал что DDR надо подключать к конкретным пинам FPGA. Эти пины называются DQ и DQS.
DQ - параллельные данные. DQS - строб записываемых данных.
С DQS еще можно понять.
Но с DQ вопрос: на EP3C55 таких выходов вроде 12 - и раскиданые они по разным банкам. а у меня две 16-ти разрядные DDR. Как мне быть. Может можно данные подключить на обычные пины, одного банка?

И последнее:
У меня две DDR должны быть подкдлючены параллельно (в них хранится две составляющие квадратурного сигнала). Вытаскивать данные нужно одновременно, по одним же адресам.
Я как понимаю мне достаточно испольпользовать одну мегафункцию, но придеться видимо изменить параметры - ка минимум - разрядность данных в два раза увеличить (16*2 = 32).

Посдскажите специалисты - правильны мои рассуждения? Не помешало бы указатать также мне на литературу - полезную в данном вопросе...

Заранее спасибо.

[Hoodwin]

Может я и не прав, но у меня работает живьем DDR2 на EP3C16U484C8 на 180 МГц, один кристалл 16-разрядной памяти тянет развертку для монитора формата HD (1920x1080), где pixel clock 182.5 MHz.
Если бы я стал разбираться с ALTMEMPHY, то делал бы это до сих пор и получил бы жалкие 133 МГц для 8 спидгрейда. Но даже беглое ознакомление с этим творением, к счастью, довольно быстро придало мне желания и сил попробовать сделать свой контроллер.

Что касается DQ и VREF, то это несколько разные понятия: DQ group и VREF group. DQ group - это совокупность выводов, связанных с общим тактовым сигналом DQS. Если внимательно читать даташит на DDR2, то видно, что для нее DQS более не является тактовым сигналом для DQ (при чтении), то есть смысл DQ группы вырождается, она более не требует DQS. Это надо только для старой DDR памяти.

Each DQ group is associated with its corresponding DQS pins, as defined in the
Cyclone III and Cyclone III LS pin tables; for example:
■ For DDR2 or DDR SDRAM, Ч8 DQ group DQ3B[7:0] pins are associated with
the DQS3B pin (same 3B group index)
■ For QDR II SRAM, Ч9 Q read-data group DQ3L[8..0] pins are associated
with DQS2L/CQ3L and DQS3L/CQ3L# pins (same 3L group index)
The Quartus® II software issues an error message if a DQ group is not placed properly
with its associated DQS.

VREF group - это совокупность пинов, входные усилители в которых подключены к общему пину VREF для работы со стандартом SSTL-18. Как Вы понимаете, VREF - это просто уровень напряжения 0.9В, который одинаковый для всех сигналов. Нет совершенно никакой разницы, к какой группе VREF относится сигнал. Главное, чтобы 1) выбранный пин поддерживал SSTL-18 вход, то есть имел VREF и 2) пин, который реально служит опорным уровнем для данного пина, был задействован именно под VREF, а не для user I/O.

В сухом остатке, эти множества вовсе не обязаны строго совпадать. Они и не совпадают в общем то, потому что пин VREF просто физически не тянет сразу 8-9 DQ + DQS.

Если Вы хотите поглядеть код, то можете воспользоваться ссылкой, которую я привел в начале. В той ветке на 4 странице есть архив с исходниками. Попробуйте, может у вас всё прокатит. Готов ответить на вопросы по тому коду, если примера и тестбенча для моделсима не хватит.

Сообщение отредактировал Hoodwin - Aug 18 2011, 17:28