Раздежльное внедрение в ПЛИС Xilinx Spartan 3, Вот есть три блока... Опции

[Андре]

Задача такова. Есть три блока - i8051 core, usb 1.1 core и собственно написанній на VHDL блок.
Как их вшить в ПЛИС, чтобы частоты их работы были различными? Может где какие параметры прописать?
Вариант - вшить каждый блок в отдельную ПЛИС не предлагать.
ПО - Xilinx WEB PACK ISE 7.1

[makc]

Если Вы хотите иметь разные частоты блоков, то их нужно тактировать разными сигналами синхронизации. Т.е. в общем случае Вам придется сделать несколько глобальных буферов тактовых сигналов и реализовать интерфейсы обмена между блоками, работающими с различными тактовыми частотами (поставить синхронизаторы, FIFO и т.п.).

Установками в среде разработки эту проблему не решить.