Вытащить из Стратикс 4 8*1.25ГГц, без использования SERDES Опции

[des00]

Добрый день уважаемые гуру!!

Делаю что-то, отдаленно похожее на http://www.mvd-fpga.com/cores/en/up_converter_overview.html использую ЦАП AD9739A, с частотой оцифровки 2.5ГГц. Интерфейс в ЦАПе : двух канальный LVDS DDR, что требует частоты 625МГц на канал.

По даташитам для стратикса 4 спидгрейта 3 тактовое дерево может работать на частотах до 717 МГц, как бы не вижу проблем что бы выдать через ддр регистры поток на частоте 625МГЦ, но в даташите указано достаточно вольно

All Stratix IV E, GX, and GT devices have built-in serializer/deserializer (SERDES) circuitry that supports high-speed LVDS interfaces at data rates of up to 1.6 Gbps. SERDES circuitry is configurable to support source-synchronous communication protocols such as Utopia, Rapid I/O, XSBI, small form factor interface (SFI), serial peripheral interface (SPI), and asynchronous protocols such as SGMII and Gigabit Etherne

Так можно ли вытащить ДДР поток на частоте 625 МГц без SERDES ? Ответ на этот вопрос в документации не нашел. Может кто делал что-то подобное?

Спасибо!

UPD. или отложить стратикс 4 и поставить виртекс 6 ?

[des00]

Вполне понял. Сериализатор 4 -> 1 при работе на частоте 312,5МГц и дает искомые 1,25 ГБита. Я не очень понял зачем заставлять схему в плисе работать на частоте 625 МГц.

625 МГц мне кажется даже для Стратихса4 многовато.
А с сердезами на 8 потоков по 312МГц у нас такая гравицапа на даже на Virtex5 VSX35 (2й скорости) завелась.

Если я правильно понял, вы сделали так : с цапа заходит 625МГц идет на PLL, на ней получаете 312.5 и 1250 МГц, работаете по 8 ми фазам 312,5, собираете 8 фаз в виде 2х4 и в порт, где SERDES работает на 1250. Мне тут непонятны вот какие моменты :
1. У стратиксов, судя по даташиту DDR регистры на выходе SERDES не используются.
2. Если DDR не используются значит по тактовому дереву нужно тащить 1.25 ГГц, тогда как по даташиту оно держит всего 717/800МГц.
3. На передатчик нужно сразу угрохать одну ПЛЛ.

Хотя все можно сделать проще, взять 625МГц, пропустить через PLL, на которой получить 312,5, взять 8 фаз по 312.5, собрать логику (на одном LE 2в1 мукс) которая делает 4 фазы по 625 (логика у стратикса должна работать на таких частотах) и выплюнуть через DDR регистр наружу (625 МГц по глобальной тактовой линии должны пролезть). Решение как бы проще, без сердесов, плл и т.д. но вот почему об этом в даташите ни слова.

ЗЫ. взял мегавизард, сгенерировал корку ALTVDS с параметрами : 14 каналов, deserialization 4в1, inclock/datarate/outclock = 312,5/1250/625MHz, PLL внутри корки, чип i3, TQ дает ошибку внутри SERDES, при передачи сигнала из домена частоты 312.5МГц в домен 1250МГц %)

[des00]

Хотя все можно сделать проще, взять 625МГц, пропустить через PLL, на которой получить 312,5, взять 8 фаз по 312.5, собрать логику (на одном LE 2в1 мукс) которая делает 4 фазы по 625 (логика у стратикса должна работать на таких частотах) и выплюнуть через DDR регистр наружу (625 МГц по глобальной тактовой линии должны пролезть). Решение как бы проще, без сердесов, плл и т.д. но вот почему об этом в даташите ни слова.

собрал тестовый проектик

Код

module test (input iclk, output [13 : 0] odat, output oclk);

    wire locked, clk2, clk;
    
    pll pll (1'b0, iclk, clk, clk2, locked);
    
    reg    [55:0]  tx_in;    

    always_ff @(posedge clk) begin
        tx_in[13 :  0] <= tx_in[13 :  0] + 1'b1;
        tx_in[27 : 14] <= tx_in[27 : 14] + 1'b1;
        tx_in[41 : 28] <= tx_in[41 : 28] + 1'b1;
        tx_in[55 : 42] <= tx_in[55 : 42] + 1'b1;
    end

    reg         ff;
    reg [27:0]  tx_in_reg;

    always_ff @(posedge clk2) begin
        ff <= ~ff;
        tx_in_reg <= ff ? tx_in[55 : 28]  : tx_in[27 : 0];
    end  
    
    ddr
    ddr (
    .aclr        ( 1'b0),
    .datain_h    (tx_in_reg[27 : 14]),
    .datain_l    (tx_in_reg[13 : 0]),
    .outclock    (clk2),
    .dataout    (odat));
        
endmodule

времянки выполнились, но оказывается если i3 заморозить, то максимальная нагрузка на тактовое дерево 616МГц (!!!) %(