Вытащить из Стратикс 4 8*1.25ГГц, без использования SERDES Опции

[des00]

Добрый день уважаемые гуру!!

Делаю что-то, отдаленно похожее на http://www.mvd-fpga.com/cores/en/up_converter_overview.html использую ЦАП AD9739A, с частотой оцифровки 2.5ГГц. Интерфейс в ЦАПе : двух канальный LVDS DDR, что требует частоты 625МГц на канал.

По даташитам для стратикса 4 спидгрейта 3 тактовое дерево может работать на частотах до 717 МГц, как бы не вижу проблем что бы выдать через ддр регистры поток на частоте 625МГЦ, но в даташите указано достаточно вольно

All Stratix IV E, GX, and GT devices have built-in serializer/deserializer (SERDES) circuitry that supports high-speed LVDS interfaces at data rates of up to 1.6 Gbps. SERDES circuitry is configurable to support source-synchronous communication protocols such as Utopia, Rapid I/O, XSBI, small form factor interface (SFI), serial peripheral interface (SPI), and asynchronous protocols such as SGMII and Gigabit Etherne

Так можно ли вытащить ДДР поток на частоте 625 МГц без SERDES ? Ответ на этот вопрос в документации не нашел. Может кто делал что-то подобное?

Спасибо!

UPD. или отложить стратикс 4 и поставить виртекс 6 ?

[des00]

А почему SERDES не хотите использовать никак не пойму?

1. При генерации корки SERDES с параметрами channel number = 1, deserialiation factor = 2, она вырождается в ддр триггер занимающий один stratix_io %)

1. А чего пишут про скорость DDR памяти? Какая там частота предельная для DDR?

DDR3 up to 1,067 Mbps/533 MHz, отчасти поэтому и занятно стало

2. А если взять ddr_io и собрать на них шину на 625 МГц, что на это Timing Analyzer говорит?

до этого еще не дошел %)

[disel]

1. При генерации корки SERDES с параметрами channel number = 1, deserialiation factor = 2, она вырождается в ддр триггер занимающий один stratix_io %)

Это понятно, зато с SERDES можно работать не на 625, а на 312,5 мгц. Timing Analyzer меньше напрягаться будет. А SERDES там все равно есть. Понятно если бы его не было.

[DmitryR]

Насколько я смог вкурить даташит, там в I/O есть параллельно SERDES, который не умеет DDR, и пара DDR регистров. Поэтому IMHO надо поставить ALT_DDIO, а на каждый вход ему - сериализатор 7:1 на логике (просто сдвиговый регистр). Его правда придется ручками скорее всего зафиксировать, чтоб он на 625 пошел, но думаю реально.

Это понятно, зато с SERDES можно работать не на 625, а на 312,5 мгц.

Вы возможно не поняли, нужно 625 DDR = 1,25 Gbps на каждом канале. Было бы 312 - не стоял бы вопрос.

[disel]

Вы возможно не поняли, нужно 625 DDR = 1,25 Gbps на каждом канале. Было бы 312 - не стоял бы вопрос.

Вполне понял. Сериализатор 4 -> 1 при работе на частоте 312,5МГц и дает искомые 1,25 ГБита. Я не очень понял зачем заставлять схему в плисе работать на частоте 625 МГц. Экономия ресурсов конечно имеет место быть, но проблемы с выполнением констрейнов мне кажется этого не стоят.

ЗЫ. Этот цап уже около года юзаю.

[DmitryR]

Вполне понял. Сериализатор 4 -> 1 при работе на частоте 312,5МГц и дает искомые 1,25 ГБита.

Да, беда только что Stratix IV так работать не умеет: на выходе сериализатора у него нет DDR, а максимально поддерживаемая частота - 800.

Я не очень понял зачем заставлять схему в плисе работать на частоте 625 МГц.

А потому что кроме сериализатора без DDR есть только одна пара DDR регистров. Аппаратный сериализатор объединить с DDR последовательно я не вижу возможности ни по даташиту, ни по параметрам соответствующих мегафункций. И буду рад если кто объяснит мне, что тут я ошибаюсь.