modelsim, testbench scripts., Нужны автоматические тесты для процессора Опции

[FROL_256]

Добрый день, уважаемые гуру. Постараюсь описать свою проблему в кратце:
1) Есть процессор, который находится в разработке и куча программ для него. Программы и начальные значения регистров я забиваю прямо в VHDL коде. Затем запускаю на моделсиме фактически вручную смотрю что происходит.
2) Проблемам в том, что если в дизайн процессора были внесены изменения, мне приходится вручную же прогонять все тесты. Сначала запускаю самописный компилятор, который генерит программу в hex виде (вернее он создает прямо VHDL код), затем вставляю полученный VHDL я вставляю в основной исходник процессора (опять же вручную), запускаю моделсим и кликаю по тактам до тех пор пока программа не завершится. Затем проверяю регистр R0, в нем у меня обычно хранится результат.

Подскажите пожалуйста, как лучше организовать систему тестов. Может, поделитесь скриптами (все-равно на чем, но лучше конечно на питоне).
Я не очень большой опыт имею работы с моделсимом. Если можно, опишите пожалуйста в деталях, как лучше организовать такую систему (или где посмотреть).
То есть я конечно в принципе догадываюсь как такое сделать, но мне не хочется писать все с нуля, если уже что-то подобное существует.
Спасибо!

Сообщение отредактировал FROL_256 - Sep 24 2011, 11:45

[vugluskr]

я бы рекомендовал очень серьезно пересмотреть вообще концепцию функциональной верификации и взять, к примеру, концепцию и библиотеки OVM. Их нужно изучить, потратить на это время, но поверьте, не пожалеете потом. Что же касается ручного вбивания инициализирующих значений регистров, по моему мнению, логичнее было бы использовать в начале тестбенча (если он systemverilog) $readmemh() и ему подобные встроенные функции и вычитывать значения из внешнего файла.

[FROL_256]

я бы рекомендовал очень серьезно пересмотреть вообще концепцию функциональной верификации и взять, к примеру, концепцию и библиотеки OVM. Их нужно изучить, потратить на это время, но поверьте, не пожалеете потом. Что же касается ручного вбивания инициализирующих значений регистров, по моему мнению, логичнее было бы использовать в начале тестбенча (если он systemverilog) $readmemh() и ему подобные встроенные функции и вычитывать значения из внешнего файла.

Ну да, хотелось бы что-то более-менее серьезное использовать. Спасибо, посмотрим OVM.
>>тестбенча (если он systemverilog) $readmemh()
У меня только VHDL, но суть понял, да.

[vugluskr]

Ну да, хотелось бы что-то более-менее серьезное использовать. Спасибо, посмотрим OVM.
>>тестбенча (если он systemverilog) $readmemh()
У меня только VHDL, но суть понял, да.

ссылки по OVM:
1, 2, 3, 4

рекомендуемая литература:
step-by-step functional verification with systemverilog and ovm
Open Verification Methodology Cookbook


p.s. рано или поздно вы всеравно перейдете на systemverilog