SRD SDRAM на контроллере altera Опции

[Swup]

Я начинающий разработчик, так сказать, и мне стало необходимо разобраться с работой разных типов памяти.
SSRAM освоился и заработал довольно таки легко.
При переходе же к SDRAM начались некоторые сложности и проблемы.

Я использую плату DE-2-70 и для начала хочу поднять на ней альтеровский контроллер для микросхемы SDR SDRAM.
Это конечно тестовый проект и там много лишнего ( например ветка с авторегенерацией, я сперва не понял что она есть в контроллере)
Вот сам проект : http://rghost.ru/23075171

Все вроде просто. По нажатию одной кнопки пишутся нарастающие числа, при нажатии другой, собственно, они же и читаются.
В симуляции все сигналы, на мой взгляд, соответствуют требованиям даташита к памяти. В signal tab, вроде та же картина.
Но, на двунаправленной шине с данными (DQ) при чтении ничего не наблюдается.
Собственно в этом и суть вопроса. Почему это может быть и как это решить.

Конечно, прозреваю, что меня щас ткнут носом в абсолютно глупую ошибку, но что уж поделать.
Заранее благодарен.

[Swup]

Да, на ножках плис, а частности на пинах которые выводятся на ножки плис.
Да и считаю это возможно, по крайней мере можно наблюдать данные на SSRAM читаемые, чем SDRAM отличается?

[DmitryR]

по крайней мере можно наблюдать данные на SSRAM читаемые, чем SDRAM отличается?

SDRAM отличается обычно скоростью. Для того, чтобы иметь возможность прицепить signaltap к пинам выход на пин должен идти либо с логики, либо последний триггер, с которого идет выход должен быть размещен не в пине. А это сильно снижает скорость. Если же последний триггер расмещен в пине, как это нужно для построения более-менее быстрого интерфейса (fast output trigger) - то присоединить signaltap туда уже на самом деле нельзя.

[Bad0512]

SDRAM отличается обычно скоростью. Для того, чтобы иметь возможность прицепить signaltap к пинам выход на пин должен идти либо с логики, либо последний триггер, с которого идет выход должен быть размещен не в пине. А это сильно снижает скорость. Если же последний триггер расмещен в пине, как это нужно для построения более-менее быстрого интерфейса (fast output trigger) - то присоединить signaltap туда уже на самом деле нельзя.

Тем не менее никто не запрещает поглядеть отдельно шину данных на выход до I/O пина и шину данных на вход после I/O пина.
Однако подозреваю, что проблемы ТС это не решит.Думаю идея начать с функциональной симуляции с моделью памяти была правильной. Другое дело что в процессе этого появится ещё не один десяток вопросов...