AXI4 Interconnect Опции

[alxkon]

Здарова Всем!

Возникла необходимость пользоватся в проекте AXI4, собственные корки соответственно с AXI4 и AXI4-ST + interconnect,
и проект должен работать и на Xilinx и на Altera. У Xilinx есть готовый interconnect. У Альтеры пока нет.
Кто нибудь создавал собственный interconnect, насколько трудоемкая это задача, есть ли темные места в стандарте
Стандарт начал читать, пока не определил сложность, несколько дней его нужно будет курить до полного понимания.

Спасибо!

[RobFPGA]

Приветствую!

Я как раз разбираюсь с Xilix AXI. Там вроде все исходники в открытом виде. Если не пользоваться Coregen, а ручками все собрать то указав параметр типа FPGA- "rtl" при синтезе не будут использоваться специфические оптимизации под конкретные семейства FPGA. Поэтому может и можно завести и на Altera.
В принципе сделано очень грамотно и модульно-расширяемое но при этом естественно не всегда очень оптимально с точки зрения ресурсов.

Также видел реализацию AXI мастер/slave/interconnect на opencores но пока не щупал.

Успехов! Rob.

[alxkon]

Приветствую!

Я как раз разбираюсь с Xilix AXI. Там вроде все исходники в открытом виде. Если не пользоваться Coregen, а ручками все собрать то указав параметр типа FPGA- "rtl" при синтезе не будут использоваться специфические оптимизации под конкретные семейства FPGA. Поэтому может и можно завести и на Altera.
В принципе сделано очень грамотно и модульно-расширяемое но при этом естественно не всегда очень оптимально с точки зрения ресурсов.

Также видел реализацию AXI мастер/slave/interconnect на opencores но пока не щупал.

Успехов! Rob.

А что вы имеете ввиду "ручками"? А где Xilinx сорцы положил, в какой папке?
Я смотрел вроде бы тут нет -> \\Xilinx\13.2\ISE_DS\ISE\vhdl\src\XilinxCoreLib
Нужно еще посмотретъ opencores