Как остановить симуляцию по условию, ModelSim Опции

[Fynjisx]

Возможно ли в ModelSim запустить симуляцию до любого изменения на интересующих входах??? Если да то как?
Иногда просто неудобно выставлять время пошаговой симуляции.
Заранее благодарю

[Sergey_Bekrenyov]

На то у них и разные названия. К примеру Modelsim ругается на синтезабельные конструкции, которые спокойно проходят в ActiveHdl

[Vadim]

Modelsim ругается на синтезабельные конструкции, которые спокойно проходят в ActiveHdl

Получается, каждый из них действует по своим собственным понятиям? Вас это не настораживает?

[Sergey_Bekrenyov]

Получается, каждый из них действует по своим собственным понятиям? Вас это не настораживает?

Но это объективная реальность - и если мой босс пишет выражение в инстанции VHDL модуля в назначении порта (а он пользуется Active-HDL), то я для халявного моделсима должен создать сигнал, в него забить выражение и только его подать на порт. Если я хочу модклировать соответственно.

Это так же неизбежно как использовать Альтеру и VHDL в данной конторе, хотя я и сторонник Xilinx и verilog . Пока революцию устроить авторитета не хватает.