Проблема с ПСС в синтезаторе сантиметрового диапазона, Проблема со spur в синтезаторе сантиметрового диапазона Опции

[Master_MW]

Доброго времени суток, уважаемые коллеги. Проблема состоит в следующем. Стояла задача разработать синтезатор частот диапазона 7800-8200 МГц с шагом сетки 1 МГц. Была выбрана схема устройства, отображенная в файле 1.jpg. Фазовый шум у системы в целом оказался довольно неплох (Screen_1.png). Проблема в появлении спуров при изменении частоты DDS, причем их величина особенно велика при частоте DDS 95-105 МГц.(Screen_2.png,Screen_3.png,Screen_4.png), притом спуры DDS на соответствующих расстройках ниже несущей на 95 - 100 дБ, усиливаться они должны в данной схеме на 18 дБ (20*log(8)). Вместе с тем при некоторых значениях частоты DDS величина спуров вполне приемлема (Screen_7.png,Screen_9.png). Может, кто подскажет, в чем дело и какие изменения на до внести в структурную схему, дабы сей эффект исчез ? При недостатке данных остальные необходимые измерения и данные я выложу.Возможно, я не понимаю чего-то элементарного....

Эскизы прикрепленных изображений

 

[Master_MW]

Тогда вопрос к rloc теоретического плана. А а какой литературе такая архитектура ( с переменной частотой ФД) описана? И в чем ее "изюминка"? Почему именно это решение помогло избавится от спуров? Т.е нижняя часть с переносом ДДС на разностную частоту с опорой вопросов не вызыват. А вот формула Fvco=Fdds*N1(1+1/N2), а вернее ее член 1+1/N2 очень интересны.А то вот смотрю я на блок-схему ADF4007 и думаю, можно ли ее по подобной блок-схеме синтезатора применить? Вот только у нее коэффициент деления по опоре жестко задан.
Надеюсь, 'Master_MW' простит мне сей вопрос в его теме?

Естественно он Вам это простит.... Пусть другие молодые специалисты посмотрят на мои предыдущие результаты и и не допускают подобных ошибок. А по поводу ЧФД - это действительно хороший вопрос.. У меня пока стоит недешевый HMC439QS16G, есть желание заменить его на ADF4108 (остались с прежних проектов), с минимальным контроллером (на складе фирмы со старых времен около полусотни Attiny 2313), с SPI. 2 килобайт флеша контроллера должно хватить, чтобы забросить в микросхему начальную конфигурацию. Цена 439-го - около 25 долларов на сайте производителя. ADF-ка с контроллером получиться раза в 4 дешевле. Плюс сразу готовая диагностика наличия захвата по фазе, не надо городить АД по выходам 439-го. По предварительным прикидкам, ФШ ADF4108 в полосе ФАПЧ для обсуждаемой схемы составит -223+10*log(10^8)+20*log(8)=-124 дБ/Гц. Идею ставить в такую схему ADF4007 не поддерживаю по причине наличия там жесткого делителя на два по входу Ref in. Ну зачем искусственно занижать максимально возможную частоту работы ЧФД?

Поздравляю, очень быстро справились. Ждем результатов измерений.

В обязательном порядке. Мне просто повезло - практически все было на макетках, кроме ФНЧ по выходу смесителя.Лишь небольшое уточнение - частоту опоры 1 ГГЦ взял с генератора E8257D, но вряд ли это принципиально. Не думаю, что частота 1 ГГц с умноженного на ДНЗ на 10 ГК87-ТС окажется хуже по ФШ, нежели сигнал с генератора. Пока в цифрах - на частоте 8002 МГц получено на расстройке 1 кГц от несущей -111 дБ/Гц, на расстройке 10 кГц от несущей -113 дБ/Гц, 100 кГц от несущей -117 дБ/Гц.
Графики выложу в понедельник - вторник .

Сообщение отредактировал Master_MW - Oct 7 2011, 17:15

[rloc]

-223+20*log(10^8)+20*log(8)=-124 дБ/Гц.

Вы хотели сказать 10*log(10^8) ? Вижу, что опечатка, иначе не получилось -124 дБн/Гц.

Идею ставить в такую схему ADF4007 не поддерживаю по причине наличия там жесткого делителя на два по входу Ref in. Ну зачем искусственно занижать максимально возможную частоту работы ЧФД?

Частота ФД от этого меньше не становится, даже наоборот больше - 120 МГц. Делитель как раз делает чистый меандр, что может и повышает частоту.