Конверсия FPGA в ASIC, Как сделать это эффективно и относительно дешево Опции

[v_mirgorodsky]

Доброго времени суток,

Есть дизайн крипто-сопроцессора в Spartan6 LXT150 FPGA. В чипе 180 тысяч логических блоков и триггеров. Дизайн использует около 90% ресурсов. Как перевести эти цифры в гейты - не знаю. Из самой быстрой FPGA удается отжать частоту порядка 250 мегагерц, вендор X согласился продавать микросхемы немногим дешевле их розничной цены на Digi-Key, что практически убило возможность успешного коммерческого использования девайса на этом чипе. В качестве выхода из сложившейся ситуации рассматривается переход на ASIC. Ожидается, что тактовая частота будет не хуже 450 мегагерц, а стоимость готового чипа сравнимого объема не выше $15 в партиях до 10 тысяч штук.

В качестве варианта рассматривается eASIC. У них там есть некая акция вида - $45к - 45nm - 45 девайсов на выходе. Это предложение включает полный цикл НРЕ и 45 самплов на выходе. К сожалению, опыта проектирования ASIC у меня нет совсем. Есть значительный опыт проектирования FPGA, но здесь он применим слабо. Хотелось бы понять, какие трудности ожидают на этом пути, реальны ли частоты и цены на чипы и с чего надо начинать.

Заранее, спасибо всем

[zzzzzzzz]

Начинать надо с имеющегося описания проекта на HDL.
Насколько оно синтезабельное на базе SCL возможного производителя?
Если описание есть только в ячейках FPGA и их соединений, то пути 3 (или):
1. Отдаться полностью сервису Ксайлинксов и производить ASIC только через них. Не знаю точно, есть у них такая услуга? И есть ли такая услуга для больших тиражей?
2. Переписать HDL в поведенческом виде, для возможности синтеза схемы\топологии на любой подходящей стандартной библиотеке ячеек.
3. Взяв за основу библиотеку стандартных ячеек выбранного производителя и перелопатить её (по сути, разработать заново) по принципу полной эквивалентности ячейкам Spartan6 LXT150 FPGA. Потом подставить ссылку на эту новую либу при синтезе\трассировке топологии из имеющегося структурного HDL.