Конверсия FPGA в ASIC, Как сделать это эффективно и относительно дешево Опции

[v_mirgorodsky]

Доброго времени суток,

Есть дизайн крипто-сопроцессора в Spartan6 LXT150 FPGA. В чипе 180 тысяч логических блоков и триггеров. Дизайн использует около 90% ресурсов. Как перевести эти цифры в гейты - не знаю. Из самой быстрой FPGA удается отжать частоту порядка 250 мегагерц, вендор X согласился продавать микросхемы немногим дешевле их розничной цены на Digi-Key, что практически убило возможность успешного коммерческого использования девайса на этом чипе. В качестве выхода из сложившейся ситуации рассматривается переход на ASIC. Ожидается, что тактовая частота будет не хуже 450 мегагерц, а стоимость готового чипа сравнимого объема не выше $15 в партиях до 10 тысяч штук.

В качестве варианта рассматривается eASIC. У них там есть некая акция вида - $45к - 45nm - 45 девайсов на выходе. Это предложение включает полный цикл НРЕ и 45 самплов на выходе. К сожалению, опыта проектирования ASIC у меня нет совсем. Есть значительный опыт проектирования FPGA, но здесь он применим слабо. Хотелось бы понять, какие трудности ожидают на этом пути, реальны ли частоты и цены на чипы и с чего надо начинать.

Заранее, спасибо всем

[BarsMonster]

Доброго времени суток,

Есть дизайн крипто-сопроцессора в Spartan6 LXT150 FPGA. В чипе 180 тысяч логических блоков и триггеров. Дизайн использует около 90% ресурсов. Как перевести эти цифры в гейты - не знаю. Из самой быстрой FPGA удается отжать частоту порядка 250 мегагерц, вендор X согласился продавать микросхемы немногим дешевле их розничной цены на Digi-Key, что практически убило возможность успешного коммерческого использования девайса на этом чипе. В качестве выхода из сложившейся ситуации рассматривается переход на ASIC. Ожидается, что тактовая частота будет не хуже 450 мегагерц, а стоимость готового чипа сравнимого объема не выше $15 в партиях до 10 тысяч штук.

В качестве варианта рассматривается eASIC. У них там есть некая акция вида - $45к - 45nm - 45 девайсов на выходе. Это предложение включает полный цикл НРЕ и 45 самплов на выходе. К сожалению, опыта проектирования ASIC у меня нет совсем. Есть значительный опыт проектирования FPGA, но здесь он применим слабо. Хотелось бы понять, какие трудности ожидают на этом пути, реальны ли частоты и цены на чипы и с чего надо начинать.

Заранее, спасибо всем

Тут надо определится - сколько девайсов нужно, 45 или 10000, это совершенно разные пути.
Для 10к чипов ваших 150к$(10к*15$) не хватит даже на изготовление набора масок на 130нм и ниже, а по толстым техпроцессам - не факт что будет нужное ускорение/влезет схема с приемлемым выходом.
Если участвовать в MPW (аналогично вашему примеру с eASIC) - то 15$ на чип не получится, от 100-200$/чип и выше в зависимости от жадности и техпроцесса.

Вот если на 100к чипов ориентироваться, возможностей становится больше.

Самим проектировать - софт до 1 млн $ на рабочее место, или заказывать - но тут опять же за дешево никто не сделает.

В общем, денег нужно много.

[v_mirgorodsky]

Тут надо определится - сколько девайсов нужно, 45 или 10000, это совершенно разные пути.

Девайсов нужно 10000. Я так думал, что eASIC предлагает весь НРЕ сделать в пределах этих самых $45k, а потом можно пытаться штамповать девайсы пачками. Собственно на это и был весь расчет. Я ошибся?

Начинать надо с имеющегося описания проекта на HDL.
Насколько оно синтезабельное на базе SCL возможного производителя?
Если описание есть только в ячейках FPGA и их соединений, то пути 3 (или):
1. Отдаться полностью сервису Ксайлинксов и производить ASIC только через них. Не знаю точно, есть у них такая услуга? И есть ли такая услуга для больших тиражей?
2. Переписать HDL в поведенческом виде, для возможности синтеза схемы\топологии на любой подходящей стандартной библиотеке ячеек.
3. Взяв за основу библиотеку стандартных ячеек выбранного производителя и перелопатить её (по сути, разработать заново) по принципу полной эквивалентности ячейкам Spartan6 LXT150 FPGA. Потом подставить ссылку на эту новую либу при синтезе\трассировке топологии из имеющегося структурного HDL.

Есть вариант дизайна на чистом VHDL совершенно без примесей платформенно зависимых элементов самого Spartan6. Есть и результат ручной оптимизации/выпиливания под его архитектуру, однако приемлемой частоты все равно достичь не удалось. Очень бедные роутинговые ресурсы внутри кристалла.

Вариант 1 не подходит по умолчанию. Их Easy-Path это все тот-же Spartan6 с жестко загруженной прошивкой - дорогое и неэффективное решение. А еще очень прожорливое по мощности. Вариант 3 тоже сомнителен из-за отсутствия необходимых навыков да и нет необходимости эмулировать Spartan в ASICe. Думаю, что существующее описание должно неплохо подойти для варианта 2.

Собственно, осталось понять как наиболее эффективно получить желаемый результат в железе с минимальной стоимостью чипа и минимальной стоимостью НРЕ.


Может кто может поделиться тулзами для eASIC? Там дают тулзы на покататься на 30 дней, запрашивать уже начали, но похоже, что получим мы их совсем не скоро. А решение хотелось бы принять уже сейчас. Может наш дизайн окажется трудно совместим с eASIC, поскольку создает очень серьезную нагрузку на роутинг между элементами дизайна.

BarsMonster, а откуда такая оценка по стоимости? Если eASIC делает 45 чипов за $45k, то не в убыток же себе они их делают?

[BarsMonster]

BarsMonster, а откуда такая оценка по стоимости? Если eASIC делает 45 чипов за $45k, то не в убыток же себе они их делают?

Нет, работают конечно не в убыток. В eASIC меняется обычно только 1 маска, но т.к. это прототипирование - то на ней много-много заказчиков, и соответственно на готовой пластине микросхемы для кучи заказчиков.
Тестовую серию вы действительно получаете по 1000$ за 1 чип, но чтобы запустить "большую" серию - нужны существенно большие деньги на печать новой маски только для вас. И для 45нм это уже далеко не 100к $.

Если печатать с этой маски с прототипами - придется отдавать по 3к$ (грубая оценка печати целой пластины) за каждые 45 чипов, и "бесплатно" будут печататься тысячи чипов других заказчиков, которые придется выбросить.