Cyclone IV, стандарты IO, надо найти решение Опции

[torik]

Разрабатывается плата, на которой имеется Cyclone4 GX 150 672FBGA в связке с OMAP-L138. А также питание и обвязка памятью.

Все интервфейсы типа DVI, CAN и прочее планируется сделать на мезонине. И вот начинаются проблемы с питанием банков:

- банк 3,4 - DDR2 1.8V

- банк 7 - DDR2 1.8V

- банк 6 - SRAM 2.5V. Тут задействованы все выводы банка на память. Единственный вопрос - позволит ли ква задействовать все выводы банка?

- банк 3A, 3B, 8A, 8B - refclk для ALTGX, 2.5В. Тут вопросов вроде бы нет, на соответсвующие входы идут LVDS клоки для GX трансмиттеров.

- банк 5, 8 - 1.8V связь с DSP (EMIF, uPP).




Мне нужно как можно больше оставшихся свободных сигналов со всех банков завести на мезонин. Но все равно не достаточно выводов для подключения, скажем DVI. Направшивающийся выход - использовать дифпары. И вот тут проблема - все банки с которых я могу взять дифпары питаются от 1.8V, а для LVDS надо 2.5В. Можно как-то это обойти?

Вопрос второй - на входы clk банков 3-8 завожу LVDS клоки. Поймет ли их плисина или при питании 1.8В нифига? Можно конечно завести с генераторов не LVDS, но не было бы проблем с шумами.




На мезонин пойдут также парочку GX-ов, но я не знаю как на мезонине без плисины преобразовать это в параллельный код...

[torik]

Вроде бы для клоков есть VCC_CLKIN ?

Только часть клоков. Это как раз банки 3A, 3B, 8A, 8B и их я питаю от 2.5В

Здесь недавно обсуждали и пришли к тому, что для LVDS VCCIO неважен.

А в каком документе об этом можно почитать? Попробую сейчас, но думается, что ква заругается.

А с HSTL-18 я погорячился. Во-первых, они поддерживаются только для CLK ног, а во-вторых там сложная схема согласования.