Как из .brd извлечь длины трасс с учетом Z axis delay? Опции

[sast777]

нужно для выравнивания длин трасс на мезанине, подключаемом к Xilinx ML605.brd
В проекте ML605 .brd сделано выравнивание длин в дифф парах, и так как проводники пары идут от FPGA к разему в одном слое, они не учитывали Z axis.
(Setup>Constraints>Modes>Electrical Modes> чекбокс "Z axis delay" пустой)
Мне на мезанине надо выровнять и пары между собой; пары идут по 5 и 14 слоям, между 5 и 14 миллиметр. Многовато.

как вывести из Allegro PCB Editor длины трасс в дифф парах с учетом Z axis,
или еще лучше - propagation delay time pin-to-pin (c учетом propagation velocity factor in via ), порядка 30 цепей.

[falling_stone]

Уважаемый Uree,
Позвольте дилетантский совет: поэкспериментируйте с емкостями на VREFах, в том числе и на проце. Емкости и на землю и на питание, параллельно делителю.
Как выглядят слой земли и питания, если можно, покажите картинку.
Кроме этого, (простите за банальность) проверяли ли импеданс на плате на соответствие заданному при проектировании? Контролируется ли он производителем?
Равны ли импедансы на верхнем и нижнем слоях?
Проверьте питание DLL, (я гадаю, но наверняка в чип они введены через фильтры).
И еще одно: возможно, Вы принимаете за сбой памяти проблему с ядром чипа. Это может особенно проявляться, если чип сделан по одному из последних процессов, и его потребление меняется в разы, в зависимости от занятости, и/или он сам управляет своим источником. Источник питания не успевает среагировать, что в совокупности в не всегда верной разводкой (Опять, таки, гадаю, в Вашем случае не видел, но есть линии sense, на питание и (гораздо реже) на землю, позволяющие скомпенсировать большую часть статического падения напряжения на никовольтных/высокоамперных цепях, не все их корректно присоединяют) может приводить к разнообразным чудачествам. И если при этом чудит кэш, например, то это может восприниматься как проблема памяти.
Всего Доброго,
Ф.С.