Здравствуйте! Есть фильтр для децимации построенный по принципу интегратор-понижение частоты-дифференциатор Входе 1бит поток 1МГц Выход 16кГц 16 бит Сначала 5 сумматоров, соединенных каскадно. Разрядность 32. На вход 1бит поток Эти сумматоры не влезают ПЛИС Но в ПЛИСЕ есть 4к ПЗУ Возможно ли как-то реализовать уменьшив число триггеров, за счет ПЗУ
|