Здравствуйте!
Есть фильтр для децимации построенный по принципу интегратор-понижение частоты-дифференциатор
Входе 1бит поток 1МГц
Выход 16кГц 16 бит
Сначала 5 сумматоров, соединенных каскадно. Разрядность 32. На вход 1бит поток
Эти сумматоры не влезают ПЛИС
Но в ПЛИСЕ есть 4к ПЗУ
Возможно ли как-то реализовать уменьшив число триггеров, за счет ПЗУ

По описанию похоже на CIC-фильтр. Посмотрите у Xilinx - CIC compiler.

У них используется возможность оптимизации с работой сумматоров на более высокой тактовой. Руками лучше трудно сделать.

При такой низкой входной частоте один сумматор сможет поочередно обработать все что нужно... Даже сумматор то можно не 16 бит делать, а меньше...
У меня на сайте - "Краткий Курс", глава о многопоточности...

У меня Алтера и без CIC-генератора. Матрица CPLD не хвататает 18 триггеров.
Но правда как и в теории все сумматоры имеют одинаковую разрядность, которая определяется коэф усиления на 0
Будем считать что разрядность выбрана оптимально
Есть ли еще куда оптимизировать? например отбрасывать младшие разряды у счетчиков?
Или есть еще какой-то способ? Где узнать матчасть?


Промежуточные результаты надо где -то хранить. У меня CPLD с очень урезанными возм -570 элементов

А почему cpld? Почему не FPGA?

Энергопотребление, понимаешь

Есть микроконтроллеры с микропотребленим, например Энерджи-микро...
Ведь CPLD это не край вселенной. Что-то еще будет?

Микроконтр тоже есть. Ладно я похоже выкрутился

Разрядность 32? Нафига на всех этапах CIC фильтра такая разрядность? И как это, сначала интегратор потом дифференциатор? Обычно наоборот...