Поступила тут идея при помощи специальной программы транслировать код Verilog в Си++, потом это компилировать и производить симуляцию при помощи получившегося .ехе файла. Попробовали в программе Верилятор - на простых примерах работает. Одна пока проблема - не понимает конструкции Verilog2001 и новее.
Кто-нибудь пробовал таким макаром симулировать большие проекты? Какими программами для конвертации пользуетесь? Какие подводные камни?
|