согласование LVDS выхода и PCML входа ALTERA ARRIA GX Опции

[kvv_spb]

Здравствуйте, я использую микросжему ALTERA ARRIA GX EP1AGX50CF484C6, буду использовать данный девайс в GIGE режиме.
В данной микросхеме есть 2 дифф входа: REFCLK0 и REFCLK1,
эти зарезервированные входы тактовой частоты поддерживают только уровень 1.2V (PCML)

у меня генератор в LVDS или LVPECL +3.3v уровня
вопрос: может кто подскажет по схеме согласования LVDS и/или LVPECL +3.3v, с выхода генератора на 1.2v PCML вход ALTERA

P.S. в документе сказано :
согласование по AC (кондёры в паралель), уровни (1.2v ,1.5v, 3.3v) PCML или LVPECL, LVDS см картинку.

т.е. я это понимаю так:
что любой сигнал с указанным в таблице формате, может служить источником для REFCLK, но нигде я не нашёл схему согласования.
и ещё в Quartus-е я пытался менять входной уровеннь для REFCLK
проект компилиться только с уровнем 1.2v PCML !!!!!

Эскизы прикрепленных изображений