реклама на сайте
подробности

 
 
> 10G Ethernet MAC
cinema_effect
сообщение Aug 20 2009, 04:24
Сообщение #1


Участник
*

Группа: Участник
Сообщений: 47
Регистрация: 20-08-09
Пользователь №: 51 964



Помогит пожалуйста! Я скачал с opencores.org проект 10G Ethernet MAC, написанный на Verilog. Сейчас я пытаюсь его просинтезировать в RTL Compiler, но у вылазят ошибки:

Error: instance name required for module instance {VLOGPT-58] [read_hdl]
:in file ../rtl/verilog/generic_fifo.v
'if (MEM_TYPE == `MEM_AUTO_SMALL) begin'

Error: Parsing error [VLOGPT-1] [read_hdl]
: Bad declaration using undeclarate type 'generate' in file ../rtl/verilog/generic_fifo.v
'end'

There are some problems with file ../rtl/verilog/generic_fifo_ctrl.v

Error: Illegal declaration [VLOGPT-1] [read_hdl]
: Redeclaration of symbol 'EARLY_READ' in file ../rtl/verilog/generic_fifo_ctrl.v
'Parameter EARLY_READ'

Последняя ошибка вылазит для всех параметров, описанных в данном файле.
Я уже перерыл кучу документации, но никак не могу разобраться в чем проблема ))) Помогите исправить, пожалуйста )))
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 23rd July 2025 - 11:59
Рейтинг@Mail.ru


Страница сгенерированна за 0.01362 секунд с 7
ELECTRONIX ©2004-2016