Как из .brd извлечь длины трасс с учетом Z axis delay? Опции

[sast777]

Если Вы выравнизмом страдаете, ровняте по критерию времени, а не length;
так проще не забыть, что mirosrtripline и stripline имеют разные TOF.

HyperLynx считает что разница для что mirosrtripline и stripline ~15%

Если у Вас тяжелая форма выравнизма, тогда почитайте www.ultracad.com/mentor/microstrip%20propagation.pdf

Сообщение отредактировал sast777 - Nov 28 2011, 10:31

[Uree]

Я как раз не страдаю. И почитал и посчитал и помоделировал уже очень не мало.
Но на тех скоростях, которые в DDR3, без него уже никуда. Это к сожалению проверили - 3 редакция платы, а стабильности в работе с ОС нет
А по времени выравнивать смысла нет - требования/рекомендации производителя проца описаны в длинах. Плата 4-х слойная, поэтому линии передачи только одного типа. И дизайн по готовности проходит процедуру валидации у производителя проца...

[sast777]

2 Uree
Я просто хотел напомнить, будьте бдительны - выравнивать нужно по времени, а не по длине.
Писатели стандарта/производители проца не задумываются, как юзер сделает свою PCB.
Они свой test board сделали весь во внутренних слоях, чиподелы на спичках (PCB) не экономят - и пишут равняйте длины.

Смысл имеет только time budget.

[Uree]

Я в курсе. Но наши "чиподелы" делают чипы как раз оптимизированные на минимум слоев готовой платы, фактически все процы разводятся в 4-х слоях. Так что дизайн практически один к одному с референсом.

[sast777]

2 Uree
Этот топик с Вашей помощью закрыт - ответ помог, спасибо;

Если не NDA'но - то что к чему Вы приколачиваете, и как понял не без заноз?
И может лучше откроете на что-то типа "DDR3-XXXX на 4-х слойке?"

Заинтриговало - а сколько ж гектар у Вас 4-х слойка (2 слоя для разводки), чтобы все для DDR3-XXXX выровнять? Сколько бит?

Сообщение отредактировал sast777 - Nov 28 2011, 15:15

[Uree]

NDA, но немного сказать можно - к процу от броадкома цепляется 32-х битная ддр3.
Гектаров никаких нет, полный размер платы 192х140мм.

А вот так выглядит кусочек с памятью:



Отркывать какие-либо топики на тему бессмысленно - все дизайны верифицируются броадкомом. Машину инициализации памяти они проверяют, корректируют и дают в закрытом виде. Мы знаем, что там есть какие-то регистры, но не знаем как оно работает и что на что и как влияет. Так что простора для фантазии мало, зато есть жесткие требования - какая группа, к какому клоку/стробу с каким опозданием и разбросом должна быть выравнена. Такие дела...

[sast777]

Если time budget соблюден, но не фурычит - ищите crosstalk'и. Хотя вроде все короткое...

Судя по тому,что с вашей конторой броадком общается и ваши дизайны верифицирует - не один десяток кодеров у вас зряплату ежемесячно получает.
Помножте их ежемесячное жалованье на число кодеров, сравните со стоимостью n-слойки - и сделайте экспериментальную более чем 4-х слойку, например 8 сигнальных, с предельно короткими и несвязанными трассами.
Досыпьте кондеров- на память и на проц. Кондеров именно тех, что в BOM EVB Broadcom. Особенно если фурычит, но есть редкие сбои.
Сделайте каждое питание как полигон, сопряженный с землей через самый тонкий диэлектрик, который есть у PCB изготовителя. Изолируйте каждый слой питания от другого слоя питания слоями земли. (организуйте кондеры с предельно малым ESR в плате). Это например еще 8 слоев.

Пара-другая K$ и пара недель на PCB+assembling+DHL - за 16-ти слойку на фоне зарплаты даже десятка кодеров - не деньги, на столько наверно кодеры кофе в месяц выхлебывают, матеря сбои :-).

Просто получите рабочее железо, сделанное Вами, а не броадкомом. Убедитесь, что ваш софт работает на Вашем железе, а не на EVB Broadcom.

Дедуктивно: раз с Вами Броадком общается - тиражи должны быть в мегаштуках. Для мегаштук уже переразводите в несколько итераций на n-2 слоя.

Если на выходе получите стабильно работающую плату на 8-слойке - это всяко лучше, чем сбоящая 4-х слойка. Переживут маркетоиды плату на 5$ дороже. Ну не получат бонус...

Пардон за напоминание об основах, но мне лично несколько раз помогало - когда со стороны тормозили: Может лучше задумаешься - а зачем трясешь-то? :-)

Если Ваш CEO экономической эффективности такого пути не понимает и ну оочень хозяйственный, хочет все сразу и дешево - соболезнования...

Сообщение отредактировал sast777 - Nov 29 2011, 05:40

[Uree]

Извините sast777, но экономика не Ваш конек Все, что Вы посчитали, актуально для десятков-сотен штук. но переплачивать миллионы за многослойный дизайн... ни одного оправдания.

А все Ваши мысли по поводу реализации дизайна сделаны изначально, ничего нового Вы не сказали. Наверное не на одной сотне процов продукты выпущены.

[sast777]

Я екклезиаста помню и не надюсь что то новое сказать..
Спасибо, мне Ваш совет помог. Потому и трачу время, вдруг повторенные мной азы (не сомневаюсь, что Вы это знаете) помогут.

Вы правы, я не маркетоид, но что такое даже 1$ умноженный на миллион понимаю.

Но я на свой шкурке знаю, зачастую важнее - Ваше изделие дешевле, лучше, но - на рынке Вы уже 100-й?

Если Вам не влом топтать клаву - мне интересна Ваша стратегия.

Как Вы собираетесь рвать замкнутый круг - где баг в железе?

Ну не работает Ваша 4-х слойная плата - что дальше?

Мерять нечем -приборы на 10GHz дороже разработки плат на 2 а то и на 3 порядка, да и пока их освоите...

Модели - у Вас есть хороший signal integrity engineer, с опытом, который по IBIS моделям скажет - по моему здесь лажа?

N итераций в 4-х слоях - пока одна из них не проработает сотню часов без виса?

Если не видите смысла в продолжении трепа, скажите плз. А так - удачи в нашей борьбе с багами.

[Uree]

Да можно и потрепаться, если не очень затягивать сей процесс, почему бы и нет?

Но я на свой шкурке знаю, зачастую важнее - Ваше изделие дешевле, лучше, но - на рынке Вы уже 100-й?

Самое интересное - хоть 1001-й Покупатель голосует рублем/долларом/евром/... Поэтому на самом деле, на мировом рынке быть первым конечно немеряно круто, но куда важнее предлагать более выгодное соотношение функциональность/стоимость.
Вот из такой постановки задачи и пляшем: время вывода продукта на рынок - как можно быстрее, функциональность - на уровне конкурнетов, цена - минимально достижимая.

Мерять нечем -приборы на 10GHz дороже разработки плат на 2 а то и на 3 порядка, да и пока их освоите...

Ну почему сразу нечем? Оборудование есть, апдейтится практически каждый год, по крайней мере специализированные, типа DVB-T генераторов-тестеров и подобного. Иначе как тестить все, что проектируется.
Да, вот купленных масок для тестов DDR3 нет, в отличие от например USB HS. Но тут логика другая:

Модели - у Вас есть хороший signal integrity engineer, с опытом, который по IBIS моделям скажет - по моему здесь лажа?

N итераций в 4-х слоях - пока одна из них не проработает сотню часов без виса?

Нет, SI инженеров, в прямом смысле этого слова у нас нет. Просто смотрите: покупая процы, мы тем самым покупаем к ним и базовый setup(он фактически уже включен в стоимость железа). И сделать его - не наша задача. Я же писал - мы не знаем, как внутри устроен контроллер памяти и какие его настройки на что влияют. Его готовит производитель чипа, на нашей плате в том числе. И это его инженеры делают тесты DDR3 и его SI инженеры сидят и думают, почему идентичный дизайн на их плате работает, а на нашей нет
А наши кодеры в это время уже переносят на новую платформу(обычно на референс) клиентский софт

Вот и получается - максимально дешевое железо, например в разы дешевле сделать ЭМС-экран на проц+память, чтоб не фонить из пластикового корпуса в эфир, чем сделать вместо 4-х слойки 6-ти слойку, спрятав быстрые цепи на внутренние слои. Так же остальные компоненты - минимальная цена решения, при условии что оно удовлетворяет поставленным требованиям.

Со временем тоже, все итерации от многослойки до 4-х слоев займут в разы дольше времени. Да и бессмысленно надеяться, что дизайн, нормально работавший на 16-ти слоях однозначно правильно будет себя вести на 4-х. Обязательно всплывут эффекты на многослойке в принципе не наблюдавшиеся и их придется решать, способами, в предыдущих вариантах вообще не нужными...

Так что способ с итерациями хорош, когда времени много. А когда нужно сейчас начать, и чтобы к Евро-2012 у клиентов боксы уже работали в квартирах - такой способ не прокатывает, увы...
И самое главное: дело ведь даже не в стоимости процесса разработки - итерационный процесс в принципе не позволяет рассчитать конечную цену устройства. А без такого рассчета нет смысла даже начинать разработку.
Знаете, как говорит наш президент фирмы - "Мы здесь собрались не для того, чтобы сделать лучше, чем у всех. Мы здесь собрались, чтобы зарабатывать деньги." И таки он прав...

[falling_stone]

Уважаемый Uree,
Позвольте дилетантский совет: поэкспериментируйте с емкостями на VREFах, в том числе и на проце. Емкости и на землю и на питание, параллельно делителю.
Как выглядят слой земли и питания, если можно, покажите картинку.
Кроме этого, (простите за банальность) проверяли ли импеданс на плате на соответствие заданному при проектировании? Контролируется ли он производителем?
Равны ли импедансы на верхнем и нижнем слоях?
Проверьте питание DLL, (я гадаю, но наверняка в чип они введены через фильтры).
И еще одно: возможно, Вы принимаете за сбой памяти проблему с ядром чипа. Это может особенно проявляться, если чип сделан по одному из последних процессов, и его потребление меняется в разы, в зависимости от занятости, и/или он сам управляет своим источником. Источник питания не успевает среагировать, что в совокупности в не всегда верной разводкой (Опять, таки, гадаю, в Вашем случае не видел, но есть линии sense, на питание и (гораздо реже) на землю, позволяющие скомпенсировать большую часть статического падения напряжения на никовольтных/высокоамперных цепях, не все их корректно присоединяют) может приводить к разнообразным чудачествам. И если при этом чудит кэш, например, то это может восприниматься как проблема памяти.
Всего Доброго,
Ф.С.

[Uree]

Спасибо конечно всем за советы. Но у нас полное разделение труда - я сейчас никакого отношения к поиску проблем в том дизайне не имею. Ребята им занимаются и пусть занимаются. Если выяснят в чем конкретно была проблема - отпишусь.
Не забивайте себе голову Я это просто в качестве примера трассировки привел, когда и выравнивания не помогают.

ЗЫ А питания, и VREF, и DDRV, и PLL и остальное в порядке, это было первое, что проверялось. Проблема именно в таймингах, потому что на 1333МГц все работает как часы. На 1600 уже появляются ошибки. На 2133 даже не всегда начальная инициализация проходит...

[Ant_m]

Маленькое ИМХО по картинке - дифф пары DQS слишком плотно лежат рядом с другими проводниками. Получается что расстояние между проводниками в дифф паре (5-6 на красном слое) и просто рядом идущими (4 на красном слое ) почти одинаковое...