реализация многоканального приемника UART с буферизацией Опции

[Александр77]

Ну если скорость одна на всех, то вполне можно закладывать FPGA на 5...10 тыс вентилей, выбросив 120-титриггерную CPLD.

[Mahagam]

На самом деле ядро контроллера может быть только одно, но оно может поочередно обрабатывать 15 каналов...

вот тут хотелось бы поподробнее. это как?

[VadimNic_nt]

вот тут хотелось бы поподробнее. это как?

Есть статья в интернете "Многоканальный UART c эффективным использованием ресурсов кристалла ПЛИС" автор Алексей Шабалин.
Там все объяснено хорошо. Прикрепил ее.

Максимальная скорость 115200 бод, а по каналам может быть разной.

Ну если скорость одна на всех, то вполне можно закладывать FPGA на 5...10 тыс вентилей, выбросив 120-титриггерную CPLD.

Используемая сейчас CPLD потребляет порядка 15 мА от напряжения 3,3 В. А FPGA на 5...10 тыс вентилей сколько будет потреблять, примерно?

Прикрепленные файлы

 _______________UART.pdf ( 271.55 килобайт ) Кол-во скачиваний: 57

 

[SM]

Если взять за базу LFXP2-8E (размер - 8K LUT, заполнение на 75-80%) - то потребление, так, оценочно, при условии работы "потрохов" на 40 МГц, будет:
от 1.2V - 65 мА (из них статическое - 20 мА)
от 3.3V - 32 мА (из них статическое - 25 мА)

от 3.3 - из всех 32 - 18 мА - потроха, и 14 мА - I/O - это самое I/O очень сильно зависит от проекта, на какой частоте что там дергается и как нагружено.
Если еще будете заводить PLL, то примерно +10 мА на каждую.