реклама на сайте
подробности

 
 
> 1 проект на altera и xilinx. последний работает некорректно., куда копать?
_Ivan_33
сообщение Jun 26 2015, 21:04
Сообщение #1


fpga designer
****

Группа: Свой
Сообщений: 613
Регистрация: 20-04-08
Из: Зеленоград
Пользователь №: 36 928



Привет, народ.

Есть 1 проект написанный на верилоге и должен работать на альтере и ксайлинксе. На последнем работает некорректно.
Куда копать?
Читал отчеты синтезатора - криминала не нашел. Отличия в основном в схеме сброса - у ксайлинкс это 1 сброс на все клоковые домены(что очень плохо, потом исправлю) и память(но там уже есть унификация, ибо написаны rtl). Понимаю, что нужно сравнивать контрольные точки проекта - ибо ошибка в математике 100%, но конкретно где, непонятно. Была идея запустить gate-level симуляцию, но пока нереализовано. Может кто-то уже сталкивался с подобным, поделитесь своим опытом?


--------------------
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов (1 - 4)
Александр77
сообщение Jun 27 2015, 03:03
Сообщение #2


Знающий
****

Группа: Свой
Сообщений: 608
Регистрация: 10-07-09
Из: Дубна, Московская область
Пользователь №: 51 111



Может отличие из-за используемых библиотек. Почему то ксилые не очень любят numeric_std.all (сложилось у меня мнение такое).
Go to the top of the page
 
+Quote Post
iosifk
сообщение Jun 27 2015, 06:55
Сообщение #3


Гуру
******

Группа: Модераторы
Сообщений: 4 011
Регистрация: 8-09-05
Из: спб
Пользователь №: 8 369



Цитата(_Ivan_33 @ Jun 27 2015, 00:04) *
Привет, народ.

Есть 1 проект написанный на верилоге и должен работать на альтере и ксайлинксе. На последнем работает некорректно.
Куда копать?
Читал отчеты синтезатора - криминала не нашел. Отличия в основном в схеме сброса - у ксайлинкс это 1 сброс на все клоковые домены(что очень плохо, потом исправлю) и память(но там уже есть унификация, ибо написаны rtl). Понимаю, что нужно сравнивать контрольные точки проекта - ибо ошибка в математике 100%, но конкретно где, непонятно. Была идея запустить gate-level симуляцию, но пока нереализовано. Может кто-то уже сталкивался с подобным, поделитесь своим опытом?

Возможна разная латентность памяти. И разные режимы работы ФИФО при обращении в одну и ту же ячейку...
Сбросы - переделать. У Ксайлинкса при установке есть примеры, оттуда из самого большого взять готовый кусок кода со сбросами.


--------------------
www.iosifk.narod.ru
Go to the top of the page
 
+Quote Post
alexadmin
сообщение Jun 29 2015, 06:46
Сообщение #4


Знающий
****

Группа: Свой
Сообщений: 572
Регистрация: 17-11-05
Из: СПб, Россия
Пользователь №: 10 965



Цитата(_Ivan_33 @ Jun 27 2015, 00:04) *
Есть 1 проект написанный на верилоге и должен работать на альтере и ксайлинксе. На последнем работает некорректно.
Куда копать?


Я бы рекомендовал копать в сторону моделирования: запустить синхронно две модели (нетлист после синтеза), сравнить результаты. Постараться локализовать различие в поведении.
Go to the top of the page
 
+Quote Post
_Ivan_33
сообщение Jul 1 2015, 07:45
Сообщение #5


fpga designer
****

Группа: Свой
Сообщений: 613
Регистрация: 20-04-08
Из: Зеленоград
Пользователь №: 36 928



все оказалось гораздо проще - плохая организация работы и из-за того, что часть файлов коллеги обновить забыл вот и...


--------------------
Go to the top of the page
 
+Quote Post

Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 21st July 2025 - 22:47
Рейтинг@Mail.ru


Страница сгенерированна за 0.01374 секунд с 7
ELECTRONIX ©2004-2016