Разработка ASIC в Mentor Graphics, Проектирование, моделирование, верификация цифровых и аналоговых СБИС Опции

[Skat-pro]

Кто занимается проектированием в MG, а именно в пакете ICFlow.
Спроектировали топологию микросхему (цифровую) из VHDL, а промоделировать не получается. После того как получили топологию, DRC проверили, а LVS не получается. Был получен spice-netlist и как теперь промоделировать (сравнить) с исходным VHDL файлом. Или как-то проверяют топологию другими способами.