Приветствую всех! Практика использования VHDL дает возможность применять кроме SIGNAL еще и variable. Не знаю, как вам, а мне хватало всегда SIGNAL. Но вот когда стал смотреть чужой код, что столкнулся с проблемой невозможности наблюдения в ModelSim этих самых variable.. Тупая замена на SIGNAL - верный прием наблюдать желаемое
НО! Остается вопрос, где эти самые variable просто незаменимы?
Что скажут корифеии HDL-дизайна?.. Должна быть (не только у меня) ясность в этом вопросе. Спасибо!
достоинства и недостатки variable?, Давайте совместно разберемся!
Jun 23 2017, 07:58
