|
FAQ по языкам описания аппаратуры |
|
|
|
Aug 27 2006, 12:34
|

Гуру
     
Группа: Админы
Сообщений: 3 621
Регистрация: 18-10-04
Из: Москва
Пользователь №: 904

|
1. Общие вопросы. 1.1. Источники информации 1.1.1. Методические указания 1.1.2. Книги 1.1.3. Ссылки в Интернете 1.2. Готовые примеры 2. Синтезируемое подмножество языка. 3. Несинтезируемое подмножество языка (используется для моделирования, верификации и других целей). 4. Специфические вопросы (особенности синтезаторов, симуляторов, уловки при создании описаний). 1.1.1. Методические указания
<пока не написаны> 1.1.2. КнигиНа русском языке:01) Системы проектирования интегральных схем на основе языка VHDL. StateCAD. ModelSim. LeonardoSpectrum. http://www.solon-press.ru/shop.html?id=26902) Основы языка VHDL. Изд. 2 http://www.solon-press.ru/shop.html?id=12803) Языки VHDL и VERILOG в проектировании цифровой аппаратуры http://www.solon-press.ru/shop.html?id=13104) Проектирование цифровых систем на VHDL http://www.bhv.ru/books/book.php?id=96605) Проектирование систем на микросхемах с программируемой структурой. 2-е издание http://www.bhv.ru/books/book.php?id=13328На английском языке:01) Circuit Design With VHDL http://www.amazon.com/gp/product/026216224...7627941?ie=UTF802) Digital Design with CPLD Applications and VHDL http://www.amazon.com/gp/product/140184030...ce&n=28315503) VHDL Coding Styles & Methodologies http://www.amazon.com/gp/product/079238474...e&n=283155)04) Digital Design with VHDL 05) VHDL Programming by example http://www.amazon.сom/gp/product/007140070...ce&n=28315506) The VHDL Cookbook (by Peter J. Ashenden) 07) Digital Design VHDL Laboratory Notes (by Cecil Alford) 08) VHDL Design Representation and Synthesis http://www.amazon.com/gp/product/013021670...ce&n=28315509) A VHDL Primer http://www.amazon.com/gp/product/013096575...ce&n=2831551.1.3. Ссылки в Интернете (Для тех, кому лень тянуться за книгами).01) VHDL технологии в представлении ЦНИИ Навигации и Управления http://www.kvantn.com.ua/resourse/All/VHDL/VHDL_context.html02) VHDL MINI-REFERENCE http://www.eng.auburn.edu/department/ee/mgc/vhdl.html 03) Tutorial, examples, links, tools and books related to Verilog. http://www.asic-world.com/verilog/index.html04) VHDL Tutorial: Learn by Example by Weijun Zhang http://esd.cs.ucr.edu/labs/tutorial/05) Набор ссылок на различные ресурсы по VHDL (и Verilog). http://members.aol.com/SGalaxyPub/useful_links_vhdl.htm06) VHDL Manual http://mikro.e-technik.uni-ulm.de/vhdl/anl...vhdl-all-e.html07) Handbook on Verilog HDL http://www.eg.bucknell.edu/~cs320/1995-fal...og-manual.html08)VHDL обучающий портал http://www.bsuir.unibel.by/vhdl/09) VHDL handbook http://www.hardi.com/haps/literature/VHDL-Handbook.pdf 10) On-line Verilog HDL Quick Reference Guide http://www.sutherland-hdl.com/on-line_ref_...og_ref_top.html11) Hamburg VHDL archive http://tech-www.informatik.uni-hamburg.de/vhdl/12) Центральный источник информации - http://vhdl.org, включая: ........FAQ from comp.lang.vhdl http://vhdl.org/comp.lang.vhdl/ ........RASSP Support Page for VHDL http://vhdl.org/rassp/vhdl/
--------------------
BR, Makc В недуге рождены, вскормлены тленом, подлежим распаду. (с) У.Фолкнер.
|
|
|
|
|
 |
Ответов
(120 - 134)
|
May 2 2017, 11:55
|

В поисках себя...
   
Группа: Свой
Сообщений: 729
Регистрация: 11-06-13
Из: Санкт-Петербург
Пользователь №: 77 140

|
Цитата(warrior-2001 @ May 2 2017, 15:44)  Я даже больше скажу. Некоторые синтезаторы вообще меняют "1" и "0" местами в проекте, если им так удобнее. Тоесть они перелопачивают всю логику, и потом разработчик долго смотрит в логический анализатор и понять не может, отчего его сигнал в неактивном состоянии, а все работает. Это касается лишь тех случаев, когда вся логика является внутренней. Таким образом со внешними выводами синтезаторы себе такого не позволяют. Т.е. я правильно понял, что имеет смысл флаги объявлять как BOOLEAN, а то, каким уровнем будет представлен флаг отдать на откуп синтезатору ?
|
|
|
|
|
May 3 2017, 05:36
|
Местный
  
Группа: Свой
Сообщений: 375
Регистрация: 9-10-08
Из: Таганрог, Ростовская обл.
Пользователь №: 40 792

|
Цитата(Flip-fl0p @ May 2 2017, 14:55)  Т.е. я правильно понял, что имеет смысл флаги объявлять как BOOLEAN, а то, каким уровнем будет представлен флаг отдать на откуп синтезатору ? Я и не припомню, чтобы пользовался BOOLEAN где-то, кроме generate. И там я true ставил в "1" скорее для читаемости кода! Что сделает синтезатор - мне не важно. И только когда я этот флаг вытащу в логический анализатор мне понадобится информация об уровне сигнала.
--------------------
Глупцы игнорируют сложность. Прагматики терпят ее. Некоторые могут избегать ее. Гении ее устраняют.
|
|
|
|
|
Aug 16 2017, 10:03
|
Группа: Новичок
Сообщений: 2
Регистрация: 16-08-17
Пользователь №: 98 824

|
Всё, нашёл в другом месте. Если кому-то ещё надо, перевыложу здесь, объём 76 Мб.
|
|
|
|
|
Jan 10 2018, 10:29
|

В поисках себя...
   
Группа: Свой
Сообщений: 729
Регистрация: 11-06-13
Из: Санкт-Петербург
Пользователь №: 77 140

|
Вопрос тем кто пишет на VHDL. Для настроек модуля мне понадобилась функция округления значения до большего числа с отбрасыванием дробной части. В пакете ieee.math_real.all есть такая функция - ceilНасколько мне известно данная библиотека не является стандартной. Посему возникает вопрос, имеются ли подводные камни при использовании совместно библиотек: Код use ieee.std_logic_1164.all; use ieee.numeric_std.all; use ieee.math_real.all;
Сообщение отредактировал Flip-fl0p - Jan 10 2018, 10:29
|
|
|
|
|
Jan 10 2018, 10:40
|
Частый гость
 
Группа: Участник
Сообщений: 135
Регистрация: 19-10-13
Пользователь №: 78 795

|
Цитата(Flip-fl0p @ Jan 10 2018, 13:29)  Вопрос тем кто пишет на VHDL. Для настроек модуля мне понадобилась функция округления значения до большего числа с отбрасыванием дробной части. В пакете ieee.math_real.all есть такая функция - ceilНасколько мне известно данная библиотека не является стандартной. Посему возникает вопрос, имеются ли подводные камни при использовании совместно библиотек: Код use ieee.std_logic_1164.all; use ieee.numeric_std.all; use ieee.math_real.all; Если я не ошибаюсь, то можно отдельно только функцию "заинклудить", чтобы не беспокоиться о совместимости. И, вроде, даже есть еще более хитрый способ с вызовом функции через название пакета ieee.math_real.ceil, но это неточно. Код use ieee.math_real.ceil;
|
|
|
|
|
Jan 22 2018, 13:32
|

В поисках себя...
   
Группа: Свой
Сообщений: 729
Регистрация: 11-06-13
Из: Санкт-Петербург
Пользователь №: 77 140

|
Господа, прошу помощи с описанием двумерных массивов на VHDL. Объявил вот такой вот массив : Код type SDRAM is array (0 to 3, 0 to 3) of std_logic_vector (15 downto 0); variable memory : SDRAM; Хочу я записать по адресу SDRAM(0,0) что-нибудь. Я пишу так : Код memory(0, 0) := DQ; Но столкнулся с проблемой, что меняя индексы строки т.е проводя записи в memory(0, 0) , memory(0, 1) memory(0, 2) итд. у меня данные пишутся только по адресу memory(0, 0). Соответственно с чтением массива проблема аналогичная. upd.При чём если записать так: Код for i in 0 to 3 loop memory(0, i) <= DQ; end loop; Данные пишутся во все ячейки.... Не понимаю... Как это побороть ? И в чём моя ошибка ? Ну и второй вопрос. А каким образом можно аналогичный массив создать (чтобы можно было обращаться к данным по адресу строки и столбца) в неситезируемом подмножестве VHDL, для минимизации вычислительных ресурсов. Массив нужен для простенькой модели SDRAM памяти
|
|
|
|
|
Jan 22 2018, 14:36
|
Знающий
   
Группа: Свой
Сообщений: 608
Регистрация: 10-07-09
Из: Дубна, Московская область
Пользователь №: 51 111

|
Цитата(Flip-fl0p @ Jan 22 2018, 16:32)  Я пишу так : Код memory(0, 0) := DQ; А может должно быть так memory(0)(0):=DQ;
|
|
|
|
|
  |
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0
|
|
|