Минимальная задержка от АЦП до ЦАП. Опции

[AlexOr]

Существует в "природе" АЦП и ЦАП с малой задержкой. Подразумеваем, что данные с АЦП через ПЛИС выводятся на ЦАП. Но вот как понять какая будет минимальная общая задержка, если нужно регулировать задержку от минимальной до максимальной с шагом в 1 такт? Регулирование задержки естественно в ПЛИС.

По ПЛИС я не очень в теме. А разные "специалисты" говорят совершенно разные вещи, называя от 2 тактов до где-то... 100 тактов. Кто прав?

12-bit, 500 MSPS Analog-to-Digital Converter with Buffered Input
http://www.ti.com/product/ads5463
Very Low Latency: 3.5 Clock Cycles

Dual-Channel, 12-Bit, 500-MSPS Digital-to-Analog Converters (DACs)
http://www.ti.com/product/dac3162
Low Latency: 1.5 Clock Cycles

Задача собственно в имитации отражающего объекта для тестирования радара близкого обзора. Речь про метры расстояния до объекта.