На чем пишем для ПЛИС, Какой язык сейчас наиболее популярен Опции

[admin]

Опрос: какой язык вы используете.

[andrew_b]

Ох уж эти сказочки, что верилог весь из себя так похож на Ц. Доколе?

[Angel]

Он похож например хотя бы тем, что код занимант меньше места.

[IEEE]

Verilog. Русский матерный тоже, но редко

[Гяук]

Я использую VHDL но перехожу на Verilog. Потому что он больше пошож на С, что для меня привычней.

А я как вводил через схематик , так и буду этим заниматься, потому что он больше всех похож на P-CAD!!!!!
А это мне привычней

[alex_k]

Я пишу на VHDL, но в последнее время в инете появилось много открытых корок на Verilog - поэтому приходится разбираться с Verilog-ом.

[PavelS]

Пользуюсь Верилогом, AHDL и схематиком. Надо будет, что-то другое - освоим! Какие проблемы!

[DLR]

Когда был совсем зеленых - рисовал схемы,
Когда пришли задачии росложнее - изучил VHDL, почему его?
Да потомушто про него больше слышал, чем про Verilog,
да и для меня он всетаки ближе по описанию к Си.

[rustelcom]

Удивительные результаты - неужели настолько популярны Xilinx ???
По моему для альтеры только AHDL в качестве рабочей лошадки - может я постарел? ( но это видимо вопрос к психотерапевту )
Кто-нибудь скажет яркие доводу в пользу VHDL - если писать самому и только для альтеры.

зы Актуален опрос какие кристалы вы предпочитаете Altera vs Xilinx

[RVlad]

Я использую VHDL но перехожу на Verilog. Потому что он больше пошож на С, что для меня привычней.

Пользуюсь и схемотехническим описанием и VHDL и SystemC.
Весь вопрос в том, для чего вы используете средство описания...
Иерархические проекты можно описывать и на VHDL и других яз. -
только вот видеть его (иерарх.представление) понятнее и нагляднее в графическом виде (и отлаживать)..
Старт реализации алгоритма иногда лучше делать на С/SystemC ---
А вот после устаканивания моделей и тестбенчей - на этапе синтеза - лучше переходить к схемотехн. <-> VHDL описанию...!Понятнее , что получаеться и где могут быть проблемы.

[RKOB]

Начал со схематики, перешел на VHDL! Пока не жалею.....

[aem]

Очень долго использовал Схематехнический ввод,но перешел на VHDL - и так понравилось.

[gertoth]

Выбрал Verilog, т.к. он позволяет контролировать синтез до уровня гейтов.

[KykyryzzZ]

Где-то вычитал: писать нужно на том языке, на котором пишет наиболее близко расположенный к вам гуру ХДЛ

[iosifk]

Где-то вычитал: писать нужно на том языке, на котором пишет наиболее близко расположенный к вам гуру ХДЛ

Да, я уже много раз писал об этом, что вся фирма должна писать на том языке, на котором пишет ее лучший программист. И это не мода, а возможность пользоваться лучшими на фирме библиотеками и образцами проектов.

Что касается HDL-языков по сравнению со схемами:
1. Позволяют делать параметризованные проекты. Не блоки, а именно проекты. Т.е. если Debug=Y, то одни блоки, шины, лог анализаторы и тд, а если Debug=N, то часть начинки, которая используется только для отладки - удаляется.
2. Из HDL легко сконвертить блок-схему алгоритма и наоборот. Например, используя HDL-дизайнер от Ментора. Сразу можно посмотреть и оценить именно то, что сделано.
3. Легче писать комментарии.
4. Легче копировать куски. Меньше возни с графикой.
5. Но кому-то легче воспринимать картинку, чем текст.

Теперь VHDL и Verilog:
1. VHDL - приходится больше колотить букв
2. VHDL - более строгий для компиляторов и симуляторов. С Verilogом неоднократно было так, что компиляторы все пропускали, а потом только при синтезе находились ошибки.

Про AHDL:
От него все равно придется уходить на больших проектах, поскольку:
1. все корки написаны на HDL и разбираться с ними все равно придется
2. при симуляции нельзя пользоваться файлами для данных, нет возможности пользоваться Taskами.
Если кому-то оажется полезной статья о переходе с AHDL на VHDL - можно взять у меня на сайте.

Удачи!

[beg]

Начинал с VHDL, из любопытства попробовал Verilog, он показался более удобным и компактным, новые проекты теперь пишу на Verilog.