LPC2366, при записи в CCLKCFG все ломается. Опции

[meister]

Никак не пойму, что я делаю не так: при записи 199 (и при записи 1 тоже) в CCLKCFG все ломается. Кварц у меня 3.686МГц.

На МК написано следующее:

Код

LPC2366FBD100
SH3959.1          01
ZSD0743BY

Код

    void init_system_controls_and_status_register(void)
    {
        PCONP = 0;

        // 6.14 PLL setup sequence
        PLLCON_bit.PLLC = 0;
        PLLFEED = hw::PLLFEED_DATA1;
        PLLFEED = hw::PLLFEED_DATA2;
        
        PLLCON_bit.PLLE = 0;
        PLLFEED = hw::PLLFEED_DATA1;
        PLLFEED = hw::PLLFEED_DATA2;

        SCS = BIT_(hw::SCS_GPIOM) | BIT_(hw::SCS_OSCEN);
        while (!SCS_bit.OSCSTAT) {}
        
        CLKSRCSEL = hw::CS_MAIN_OSCILLATOR;
        
        PLLCFG_bit.MSEL = PLL_REGISTER_M - 1;
        PLLCFG_bit.NSEL = PLL_REGISTER_N - 1;
        PLLCON_bit.PLLE = 1;
        PLLFEED = hw::PLLFEED_DATA1;
        PLLFEED = hw::PLLFEED_DATA2;
        
        while (!PLLSTAT_bit.PLOCK) {}
        
        CCLKCFG = 0;        
        CCLKCFG = 199; // до этой строчки стабильно доходит, а через нее - нет

        PLLCON_bit.PLLC = 1;
        PLLFEED = hw::PLLFEED_DATA1;
        PLLFEED = hw::PLLFEED_DATA2;
    }

[amw]

Никак не пойму, что я делаю не так: при записи 199 (и при записи 1 тоже) в CCLKCFG все ломается. Кварц у меня 3.686МГц.

На МК написано следующее:

Код

LPC2366FBD100
SH3959.1          01
ZSD0743BY

Код

    void init_system_controls_and_status_register(void)
    {
..............
        PLLCFG_bit.MSEL = PLL_REGISTER_M - 1;
        PLLCFG_bit.NSEL = PLL_REGISTER_N - 1;
        PLLCON_bit.PLLE = 1;
        PLLFEED = hw::PLLFEED_DATA1;
        PLLFEED = hw::PLLFEED_DATA2;
..............
    }

Почемуто в в мануале написано (а кто его читает?) что это нужно делать одной командой а не тремя.

[meister]

Почемуто в в мануале написано (а кто его читает?) что это нужно делать одной командой а не тремя.

Я читаю мануал.

It's very important not to merge any steps above. For example, don't update the PLLCFG and enable the PLL simultaneously with the same feed sequence.

[HARMHARM]

Я читаю мануал.

Читайте еще
Вот так - работает:

PLLCFG = PLL_MValue | (PLL_NValue << 16);
PLLFEED = 0xaa;
PLLFEED = 0x55;

PLLCON = 1; /* Enable PLL, disconnected */
PLLFEED = 0xaa;
PLLFEED = 0x55;

[meister]

Читайте еще
Вот так - работает:

Запускается у меня PLL, раз он проходит цикл

Код

while (!PLLSTAT_bit.PLOCK) {}

у меня делитель частоты CCLK не ставится.

Код

    void init_system_controls_and_status_register(void)
    {
        PCONP = 0;

        PLLCON_bit.PLLC = 0;
        PLLFEED = hw::PLLFEED_DATA1;
        PLLFEED = hw::PLLFEED_DATA2;
        
        PLLCON_bit.PLLE = 0;
        PLLFEED = hw::PLLFEED_DATA1;
        PLLFEED = hw::PLLFEED_DATA2;

        SCS = BIT_(hw::SCS_GPIOM) | BIT_(hw::SCS_OSCEN);
        while (!SCS_bit.OSCSTAT) {} // æäàòü ïîêà çàïóñêàåòñÿ
        
        CLKSRCSEL = hw::CS_MAIN_OSCILLATOR; // âûáðàòü â êà÷åñòâå èñòî÷íèêà ÷àñòîòû êâàðö
        
        PLLCFG_bit.MSEL = PLL_REGISTER_M - 1;
        PLLCFG_bit.NSEL = PLL_REGISTER_N - 1;
        PLLFEED = hw::PLLFEED_DATA1;
        PLLFEED = hw::PLLFEED_DATA2;

        PLLCON_bit.PLLE = 1;
        PLLFEED = hw::PLLFEED_DATA1;
        PLLFEED = hw::PLLFEED_DATA2;
        
        while (!PLLSTAT_bit.PLOCK) {}

        // вот тут PLL работает (раз управление сюда доходит).
        // осталось подключить его через адекватный делитель к процессору.
        
        CCLKCFG = 0; // без делителя работает
        CCLKCFG = 199; // делитель 200 все ломает

        PLLCON_bit.PLLC = 1;
        PLLFEED = hw::PLLFEED_DATA1;
        PLLFEED = hw::PLLFEED_DATA2;
    }

[HARMHARM]

Попробуйте установить его пораньше:

Код

    PLLCFG = PLL_MValue | (PLL_NValue << 16);
    PLLFEED = 0xaa;
    PLLFEED = 0x55;
      
    PLLCON = 1;                /* Enable PLL, disconnected */
    PLLFEED = 0xaa;
    PLLFEED = 0x55;

    CCLKCFG = CCLKDivValue;             /* Set clock divider */

    while ( ((PLLSTAT & (1 << 26)) == 0) );    /* Check lock bit status */
    
    MValue = PLLSTAT & 0x00007FFF;
    NValue = (PLLSTAT & 0x00FF0000) >> 16;
    while ((MValue != PLL_MValue) && ( NValue != PLL_NValue) );

    PLLCON = 3;                /* enable and connect */
    PLLFEED = 0xaa;
    PLLFEED = 0x55;

[amw]

Вот так у меня работает. Правда кварц другой.

Код

void pll_init()
{
    PCONP |= USB_CLK_ON;
    /* 1. Disconnect the PLL with one feed sequence if PLL is already connected. */
    if ( PLLSTAT & (1 << 25) ) {
        PLLCON = 1;
        PLLFEED = 0xAA;
        PLLFEED = 0x55;
    }
    /* 2. Disable the PLL with one feed sequence. */
    PLLCON = 0;
    PLLFEED = 0xAA;
    PLLFEED = 0x55;
    /* 3. Change the CPU Clock Divider setting to speed up operation without the PLL, if desired. */
    CCLKCFG = 0;
    /* 4. Write to the Clock Source Selection Control register to change the clock source. */
    SCS |= 0x20;            /* Enable main OSC */
    while( !(SCS & 0x40) );        /* Wait until main OSC is usable */
    CLKSRCSEL = 1;
    /* 5. Write to the PLLCFG and make it effective with one feed sequence. The PLLCFG can
    only be updated when the PLL is disabled. */
    PLLCFG = (PLL_NVAL << 16) | PLL_MVAL;
    PLLFEED = 0xAA;
    PLLFEED = 0x55;
    /* 6. Enable the PLL with one feed sequence. */
    PLLCON = 1;
    PLLFEED = 0xAA;
    PLLFEED = 0x55;
    /* 7. Change the CPU Clock Divider setting for the operation with the PLL. It's critical to do
    this before connecting the PLL. */
    CCLKCFG = CCLK_VAL;
    USBCLKCFG = USBCLK_VAL;
    /* 8. Wait for the PLL to achieve lock by monitoring the PLOCK bit in the PLLSTAT register,
    or using the PLOCK interrupt, or wait for a fixed time when the input clock to PLL is
    slow (i.e. 32 kHz). The value of PLOCK may not be stable when the PLL reference
    frequency (FREF, the frequency of REFCLK, which is equal to the PLL input
    frequency divided by the pre-divider value) is less than 100 kHz or greater than
    20 MHz. In these cases, the PLL may be assumed to be stable after a start-up time
    has passed. This time is 500 µs when FREF is greater than 400 kHz and 200 / FREF
    seconds when FREF is less than 400 kHz. */
    while (!(PLLSTAT & (1 << 26))){;}
    /* 9. Connect the PLL with one feed sequence. */
    PLLCON = 3;
    PLLFEED = 0xAA;
    PLLFEED = 0x55;
    while ( !((PLLSTAT & (1 << 25))) );    /* Check connect bit status */

    /* Set peripheral clock */
    PCLKSEL0 = PCLK0_WDT(PCLK_1) |
            PCLK0_TIMER0(PCLK_1) |
            PCLK0_TIMER1(PCLK_1) |
            PCLK0_UART0(PCLK_1) |
            PCLK0_UART1(PCLK_1) |
            PCLK0_PWM1(PCLK_1) |
            PCLK0_I2C0(PCLK_1) |
            PCLK0_SPI(PCLK_1) |
            PCLK0_RTC(PCLK_4) |
            PCLK0_SSP1(PCLK_1) |
            PCLK0_DAC(PCLK_1) |
            PCLK0_ADC(PCLK_1) |
            PCLK0_CAN1(PCLK_1) |
            PCLK0_CAN2(PCLK_1) |
            PCLK0_ACF(PCLK_1);

    PCLKSEL1 = PCLK1_BAT_RAM(PCLK_1) |
            PCLK1_GPIO(PCLK_1) |
            PCLK1_PCB(PCLK_1) |
            PCLK1_I2C1(PCLK_1) |
            PCLK1_SSP0(PCLK_1) |
            PCLK1_TIMER2(PCLK_1) |
            PCLK1_TIMER3(PCLK_1) |
            PCLK1_UART2(PCLK_1) |
            PCLK1_UART3(PCLK_1) |
            PCLK1_I2C2(PCLK_1) |
            PCLK1_I2S(PCLK_1) |
            PCLK1_MCI(PCLK_1) |
            PCLK1_SYSCON(PCLK_1);
}

[Axel]

Может этот вариант поможет (в свое время родился после некоторых мучений):

Код

void PLLInit(u32 state)
{
    u32 stat_value;

    rSCS |= 0x20;      
    rSCS &= ~0x10;      
    while(!(rSCS & 0x40));

    if (rPLLSTAT & (1 << 25))
    {
        rPLLCON = 1;    
        rPLLFEED = 0xaa;
        rPLLFEED = 0x55;
    }

    rPLLCON = 0;      
    rPLLFEED = 0xaa;
    rPLLFEED = 0x55;
    CLKSRCSEL = 0x1;  

    if(state)
    {
        rPLLCFG = 11;
        rPLLFEED = 0xaa;
        rPLLFEED = 0x55;
        rPLLCON = 1;      
        rPLLFEED = 0xaa;
        rPLLFEED = 0x55;
    
        do
        {
            stat_value = rPLLSTAT;
        }
        while (((stat_value & 0x00007FFF) != 11) || ((stat_value & 0x00FF0000) >> 16) || !(stat_value & (1 << 26)));

        CCLKCFG = 3;
        USBCLKCFG = 0x05;
        rPLLCON = 3;       // enable and connect
        rPLLFEED = 0xaa;
        rPLLFEED = 0x55;
        while (!(rPLLSTAT & (1 << 25))); // Check connect bit status
        g_SysFreq = 72000;
    }
    else
    {
        CCLKCFG = 0;
        g_SysFreq = 12000;
    }
}

И, на всякий случай, проверьте, что значение PLLCFG соответствует требованиям к выходной частоте PLL: 275MHz <= Fout <= 290 MHz.

[meister]

И, на всякий случай, проверьте, что значение PLLCFG соответствует требованиям к выходной частоте PLL: 275MHz <= Fout <= 290 MHz.

Это для самых первых ревизий. Сейчас от 275 до 550.

У меня проблема была в том, что когда я ставил делитель частота падала слишком сильно и от этого все ломалось (а как тогда быть с 32768 кварцем?). Я перепаял кварц на бОльшую частоту и сдел вот так:

Код

        CCLKCFG = CCLK_DIVIZOR_MAGIC; // 7

        PLLCON_bit.PLLC = 1; // connect
        PLLFEED = hw::PLLFEED_DATA1;
        PLLFEED = hw::PLLFEED_DATA2;
        
        CCLKCFG = CCLK_DIVIZOR; // 19

Все работает. Частота похожа на правду. На днях еще больший кварц запаяю, может обойдусь за одну запись в CCLKCFG.

Как узнать ревизию моего МК? Кроме PLL там упоминаются еще MAM и WDT...

Вот такой у меня:

Код

LPC2366FBD100
SH3959.1        01
ZSD0743BY

[HARMHARM]

Как узнать ревизию моего МК? Кроме PLL там упоминаются еще MAM и WDT...
Вот такой у меня:

Код

LPC2366FBD100
SH3959.1        01
ZSD0743BY

The last/second to last letter in the third line (field ‘R’) will identify the device revision.

Так что у вас ревизия B. На моих написано -Y, то есть ревизия "-".

[lebiga]

Это для самых первых ревизий. Сейчас от 275 до 550.

Вот такой у меня:

Код

LPC2366FBD100
SH3959.1        01
ZSD0743BY

Вопрос - так для ревизии В действительно работает от 275 до 550?
Мне нужно около 300 Мгц.
У кого нибудь работает? Отзовитесь!

[meister]

Вопрос - так для ревизии В действительно работает от 275 до 550?
Мне нужно около 300 Мгц.
У кого нибудь работает? Отзовитесь!

500 - работает.

[lebiga]

500 - работает.

Точно работает! Спаял платку и проверил у себя при FPLL=314 МГц - за пару часов работы сбоев не заметил.
А в errata 1.4 ограничение оставили... Наверное будут выпускать следующую - или это останется на риск разработчиков?

[meister]

А в errata 1.4 ограничение оставили...

Это у Вас какая-то специальная эррата, в той, что у меня - вот так:

Functional Problem: PLL.1
Short Description: PLL output is limited to 290 MHz
Errata occurs in device revision: -

Сообщение отредактировал meister - May 28 2008, 16:16

[lebiga]

Это у Вас какая-то специальная эррата, в той, что у меня - вот так:

Functional Problem: PLL.1
Short Description: PLL output is limited to 290 MHz
Errata occurs in device revision: -

Да, плохо читал, нужно было посмотреть краткое описание с начала ерраты. Сорри!